一、利用Aptix硬件仿真器对32位嵌入式RISC处理器的硬件验证（论文文献综述）
段海霞[1]（2020）在《基于系统总线的多核SoC片上跟踪调试技术研究》文中研究指明可调试设计（DFD,Design-For-Debug）是SoC设计中一项重要内容。近年来,嵌入式系统对芯片性能要求的不断提高,导致SoC集成度和复杂度不断增加,同时也为嵌入式调试技术带来了诸多挑战,主要表现在大量信号观测需求与有限硬件资源之间的矛盾、多核系统中并发行为的调试需求以及调试组件的可控性设计。由于系统总线是多核SoC中实现各模块通信功能的一个重要组件,其内部传输信息可以反映系统中各模块间的交互和并发行为,因此针对上述问题,本文基于系统总线对片上跟踪调试技术进行了研究,以满足复杂多核SoC的系统分析和调试需求。本文在详细分析了多核SoC调试需求之后,首先针对非入侵性和可观测性需求,对总线跟踪调试的数据通路进行了研究与设计,其整体结构包括总线信息采集模块、跟踪数据压缩模块、跟踪数据存储模块和跟踪数据导出端口。对于跟踪信息的获取,本文针对两种通用片上总线互联架构进行了研究,并以应用最为广泛的AHB和AXI总线为研究案例进行了总线信息采集方案的研究与设计。为缓解片上存储压力,本文对总线信息进行了压缩处理,并针对环形缓存的循环存储机制提出了一种反向编码算法,实现了跟踪数据的反向编码压缩,通过仿真案例验证,文本的数据压缩设计对AHB总线跟踪数据可以实现43%的压缩比率,对AXI总线跟踪数据可以实现36%的压缩比率。为实现跟踪调试的可视化功能,本文通过软件设计将总线传输行为和系统交互行为以列表和图形的形式进行展现。其次,针对多核SoC调试的可控性需求,本文对总线跟踪调试的控制单元进行了研究与设计,其整体结构包括JTAG调试接口模块、跟踪控制模块和APB总线。本文在复用JTAG端口引脚的基础上,通过增加跟踪调试指令及相关数据寄存器完成了JTAG调试接口的设计。跟踪控制模块作为APB总线的主设备,通过访问APB总线完成对各跟踪调试组件相关控制寄存器的配置,从而实现对总线跟踪调试功能的控制。此外,本文还设计了两种跟踪触发模式,以控制跟踪调试功能的启动和终止,并针对Crossbar互联架构总线设计了跟踪源配置寄存器,用于从数据源维度上控制跟踪数据量。最后,本文对总线跟踪调试设计进行了功能评估和实例分析。搭建了一个基于RISC-V处理器的八核SoC系统,并将总线跟踪调试设计集成到该多核系统进行了数据级、事务级和行为级跟踪功能的评估,此外还利用这三种跟踪功能对多核SoC中的交互行为和并发行为进行了性能分析和实例研究。
秦笑[2]（2020）在《基于ISO26262的RISC处理器功能性安全验证》文中研究指明随着汽车电子的发展,为确保汽车驾驶的安全性,功能安全验证显得愈来愈重要。功能安全验证是一个全新的研究领域,其目的是验证芯片安全机制的有效性。目前国内外能对芯片做功能安全验证的厂商非常少,Synopsys公司由于起步较早,在该方向技术积累雄厚。本文从ISO26262安全标准和Z01X工具出发,采用功能安全验证思想,设计了功能安全验证平台。在此基础上,对汽车电子领域的RISC处理器进行功能安全验证。该RISC处理器配置了关键安全应用所必须的安全机制,安全机制虽然增加了处理器的面积,但是提升了该处理器在功能安全方面的优势。本文的主要工作如下:1)研究了该RISC处理器的安全机制。该RISC处理器配置的安全机制包括:ECC模块保护程序运行时数据的正确性和一致性;看门狗定时器模块用于检测基于时间的错误;内存保护单元保护系统资源和任务不受非法访问;Lockstep技术能够检测出处理器核由于辐射等因素产生的故障;Safety Monitor模块负责监视及报告处理器内核、总线及自身的各类错误。安全机制可以有效地检测出RISC处理器产生的相关故障,保证处理器的正确运行,本文便基于此原理验证该RISC处理器安全机制的有效性。2)基于目前业界最先进的功能安全验证故障仿真工具Z01X,完成了功能安全验证平台的设计。主要工作为对功能安全验证平台的观测点设置、激励模式选取、故障状态设置、故障位置设置、故障仿真变量设置、覆盖率定义等模块逐一进行详细设计。经过Synopsys公司多个功能安全验证项目的不断实践与完善,该平台已经成为非常完备、准确且有效的功能安全验证平台,在芯片的功能安全验证过程中发挥着越来越重要的作用。3)Z01X工具可以注入的故障类型有永久故障（stuck at）、瞬态故障（transient）,这两类故障可以涵盖实际应用中的大部分故障。本文基于功能安全验证平台和Z01X工具,给没有安全机制保护和有安全机制保护的RISC处理器分别注入永久故障（stuck at）和瞬态故障（transient）。然后对上述设计进行编译、逻辑仿真、故障仿真,编译和逻辑仿真结果均没有出错,证明了待测设计逻辑的正确性,可以进行后续的故障仿真。4)基于ISO26262安全标准,分析了故障仿真结果。首先通过对比分析有、无安全机制保护的RISC处理器的故障仿真结果,发现前者的故障覆盖率更高,故障检测能力更强。其中有安全机制保护的RISC处理器,stuck at和transient两种故障类型的故障覆盖率分别能达到98.27%与98.63%,满足ISO26262标准规定的系统检测单点故障能力的ASIL C（≥97%）标准。并且该RISC处理器的故障覆盖率比市场上大多数产品遵循的ASIL B标准高了8个百分点,这对于芯片功能安全验证方向的研究是非常有意义的。综上所述,本文基于ISO26262标准和Z01X工具,引入功能安全验证思想,分析了该RISC处理器的安全机制,设计了功能安全验证平台,对RISC处理器进行了功能安全验证。故障仿真结果显示该RISC处理器的安全机制满足ISO26262规定的ASIL C标准,证明该RISC处理器的安全机制是有效的。
卫振琦[3]（2016）在《面向多通道低码率语音编解码应用的众核处理器设计及其核间通信关键问题研究》文中研究说明在军事与安全领域,由于无线信道带宽受限于环境噪声、频带复用、保密通信等一系列因素,低码率数字语音编解码器即声码器被广泛使用。随着语音码率降低达到300～600bps,声码器算法由于计算复杂度上升使得实时处理性能需求达到数百甚至上千MIPS（Million Instruction Per Second,每秒百万条指令）,而其内存开销也因为语音参数量化码本数据的增加而超过了200kB,使得在嵌入式处理器上以较低工作频率和较少片上内存实现低码率语音实时编解码变得越来越多困难。另外,在作战指挥通信和多人语音会议等实际应用场景中需要同时处理多路语音,成倍增长的性能和内存需求为处理器设计带来了更大的挑战。面向特定应用,ASIP（Application Specific Instruction Processor,专用指令处理器）通过对指令集和流水线架构进行定制和优化,可实现比GPP（General Purpose Processor,通用处理器）或通用DSP（Digital Signal Processor,数字信号处理器）更高的执行效率,同时又拥有ASIC（Application Specific Integrated Circuit,专用集成电路）所欠缺的可编程性和可配置性。而针对应用的并行执行需求,基于异构众核架构的处理器可实现较高的处理性能和功耗效率。因此,本文采用ASIP的设计方法对面向多通道低码率MELPe（Enhanced Mixed Excitation Linear Prediction,增强型混合激励线性预测）声码器应用的异构众核处理器进行研究和实现。本文首先通过定位声码器应用性能瓶颈制定了异构多核协同执行策略,并对异构众核处理器的性能加速比和功耗效率进行建模和研究。本文设计了一款面向多通道低码率声码器应用的异构众核ASIP,在NoC（Network on Chip,片上网络）中集成了大小异构处理核和共享内存核。针对应用性能瓶颈,本文为处理核设计了一种专用ISE（Instruction Set Extension,指令集扩展）,可在单条指令内完成定点数计算与后处理,并且采用了一种“流水级跳跃”技术提升扩展指令执行效率。另外,本文还提出一种嵌套循环加速技术,采用循环体自动计数和跳转有效减少了处理核执行循环运算的时间。然后,本文对面向NoC众核处理器的核间通信问题进行研究。最后,本文基于SMIC 40nm工艺完成了异构众核ASIP的芯片实现,并对应用进行移植和优化,在较低工作频率下实现了低码率声码器应用在异构众核ASIP上的实时处理。本文对NoC众核处理器的多核同步控制和核间数据传输这两个核间通信关键问题进行了研究,并取得了如下技术创新。在多核同步控制方面,针对采用集中式锁同步方案带来的核间通信阻塞问题,本文提出了一种分布式排队锁同步技术。通过对取锁队列中不同处理核的同步控制单元进行分布式轮询访问,实现了排队锁的获取与释放。同步控制单元内采用FIFO存储同步请求,通过本地轮询减少了核间通信量。本文提出的锁同步技术在处理核增加时依然具有较低的同步延迟。本文针对以往栅栏同步方案不支持多栅栏并发执行以及扩展性不高的问题,提出了一种基于PS（Packet Switching,包交换）和CS（Circuit Switching,电路交换）混合交换NoC的栅栏同步技术。当栅栏同步请求在PS子网络中传输时,可同时在CS子网络中建立专用通路减少传输延迟。通过在CS crossbar（交叉开关）中动态合并同步请求可有效减少核间通信量。该技术对比以往方案具有更低的同步延迟,并且支持并发栅栏的高效执行。在核间数据传输方面,针对CS NoC专用通路建立时间过长导致通信效率下降的问题,本文提出了一种基于PS-CS混合交换NoC的低延迟核间DMA（Direct Memory Access,直接内存访问）传输技术。当在PS子网络中传输数据时,通过配置crossbar的双向传输端口可在CS子网络中建立部分专用通路。根据后续传输请求可动态延长通路,从而进一步减少数据传输延迟。当多个DMA传输并发执行时,采用该技术可显着提升核间数据传输效率。综上所述,本文设计了一款面向多通道低码率声码器应用的异构众核ASIP,并对面向NoC众核处理器的核间通信关键问题进行了研究。本文为面向特定应用的高功耗效率ASIP实现提供了理论依据和设计参考。
李亚[4]（2014）在《面向SPARC V8的SOC软硬件协同仿真环境设计》文中研究指明随着电路集成度的不断增加及超深亚微米制造工艺技术的出现,IC向SOC发展成为必然趋势,21世纪将是SOC的时代。随着市场应用需求的不断提升,SOC设计越来越复杂,规模越来越大,与之相应的SOC验证的难度和复杂度也在不断地增大。软硬件协同仿真技术作为面向SOC验证的关键技术,发挥着越来越重要的作用。一个好的软硬件协同仿真环境能够在设计早期发现软/硬件中存在的问题,提高验证覆盖率,增加芯片一次投片成功的几率。基于SPARC V8嵌入式处理器的SOC正越来越多地被应用于航空航天、军事、税控、工业控制等国民经济与国防建设的各个领域。在载人飞船、控制应用等对系统实时性和稳定性要求很高的场合,对SOC设计的高可靠性和验证完备性的要求越来越高,面向SPARCV8嵌入式处理器的SOC软硬件协同仿真验证也越来越重要。目前市面上主流的嵌入式处理器（如MIPS、ARM）均有对应的SOC软硬件协同仿真工具,基于SPARC V8的SOC验证没有相应的软硬件协同仿真工具支持,软硬件协同仿真验证难以进行。研究和设计面向SPARC V8的SOC软硬件协同仿真环境对于国产SOC的设计验证具有重要意义。本文设计了一种面向SPARC V8的SOC软硬件协同仿真环境,实现了基于SPARC V8的SOC软硬件协同仿真验证。本文的研究工作主要从以下几个方面展开：第一,充分讨论了传统的集成电路验证技术,深入研究了面向SOC的验证方法,着重分析了业界领先的SOC验证技术——软硬件协同仿真技术。对软硬件协同仿真技术原理的理解是设计软硬件协同仿真环境的基础。第二,基于SPARC V8的嵌入式处理器LEON2内核具有开放的RTL级源代码,本文研究中所采用的国产化SPARC V8处理器IP核是由LEON2修改与剪裁而来,该IP核RTL级源代码作为协同仿真环境中的处理器模型执行软件程序。因此在设计协同仿真环境之前,需要深入分析SPARC V8及LEON2内核的结构。通过搭建基于FPGA的LEON2原型验证平台,进行LEON2内核的硬件调试与软件验证；在硬件调试过程中分析整个处理器的架构及各个模块的功能；在软件验证过程中分析处理器内部各个功能模块之间数据流的走向。第三,提出软硬件协同仿真的整体方案,设计基于此方案的软硬件协同仿真环境的总体框架。该协同仿真环境采用RTL级源代码在硬件仿真器MODELSIM对处理器内核进行仿真,软件程序在软件调试器SPE-C中编写。如何实现硬件仿真器与软件调试器的数据交互,使软件程序能够在处理器内核上执行,并使得软件和硬件波形按指令同步是该协同仿真环境要解决的关键问题。第四,根据协同仿真环境的总体框架,设计协同仿真环境所需的硬件模块和软件模块,实现硬件仿真器与软件调试器的通信,建立软硬件协同仿真环境。该协同仿真环境采用RTL级源代码对处理器内核进行仿真,与目前常见的处理器仿真模型或指令集模型级的协同仿真工具相比,其仿真结果更接近真实的目标系统；减少了硬件上的多次和重复投资,节省了资源；调试性能很高,内部信号可观测性极强。该仿真环境的建立为SPARC V8的SOC验证提供了软硬件协同仿真验证的平台,为今后研究SPARCV8的SOC软硬件协同仿真提供了理论和现实依据,对提升国产SOC设计验证的自主创新能力具有重要意义。
刘扬帆[5]（2012）在《硬件事务存储微体系结构及其验证研究》文中认为随着集成电路技术的不断发展,依靠增加单核处理器结构复杂度与提高工作频率来提升微处理器性能的方法出现了收益递减现象。片上多处理器以其强大的线程级并行处理能力,高效的资源利用率,良好的设计扩展性成为微处理器设计发展方向。片上多处理器技术带来的核间数据交换与存储层次结构的变化,直接影响到处理器芯片的性能和编程模式。因此,多核共享存储机制和线程并行编程机制的研究成为提高多核结构效能的关键问题之一。事务存储正是为了解决多处理器共享存储并行编程困难问题而提出的,利用事务的原子特性进行编程,程序员只需关注哪里需要添加原子性操作,而不是怎么保证这样的原子性,从而降低了并行编程的难度。本文从系统角度综合考虑硬件事务存储的发展趋势与面临的挑战,重点研究处理器硬件事务存储微结构,支持高速缓存一致性与事务存储的存储结构及其片上多处理器系统仿真验证平台。首先,针对硬件事务存储结构进行逻辑实现的发展趋势,本文提出一种基于嵌入式处理器微体系结构进行的硬件事务存储扩展设计方法。融合处理器流水线与存储结构,采用模块化的结构设计,探索事务存储结构对处理器微体系结构及关键路径的影响。我们主要针对处理器存储执行单元、流水线控制单元以及指令译码单元进行修改扩展设计,并且通过设计事务存储硬件指令,为软件人员提供事务并行编程接口。逻辑综合结果表明,硬件事务存储微结构扩展设计,在片上存储单元配置占总面积65%的嵌入式处理器基础上,共增加21%面积与18%功耗开销,而不会改变处理器的关键路径,对处理器结构影响较小。为硬件事务存储在处理器微结构上进行逻辑实现提供解决方案。其次,针对锁同步机制与事务存储机制并存现状,本文提出一种支持高速缓存一致性与硬件事务存储的TMESI目录协议。在嵌入式处理器结构上,通过数据缓存状态标志位的扩展,以及存储流水线控制单元的设计优化实现对TMESI协议的支持。利用片上互连网络设计构建同构8核共享存储架构实验平台。使用数据库类型的售票系统微程序以及科学计算核心算法程序,分别采用锁同步机制与事务存储机制进行编程,实验结果表明,TMESI协议的事务存储机制相比于普通事务存储机制,对于不同特性的应用程序有1%～17%的性能提升。对于售票系统这类数据依赖关系不明确的程序,事务存储能够发挥其推测执行的优势,相比于锁同步机制具有更好的并行性能；而对于具有明确数据依赖关系的科学计算核心算法程序,粗颗粒度锁同步机制与事务存储机制的性能基本相当,而细颗粒度锁相比事务存储并行性能表现更好,最多能够有14%的性能提高。最后,针对规模日益扩大的片上多处理器系统对于仿真验证工具的仿真速度、准确性与扩展性要求不断提高的需求,本文提出基于多片FPGA的硬件验证平台设计。根据所设计的基于片上网络互连的多核系统特点,采用将处理器与片上互连网络分开映射到不同FPGA的划分映射验证方式,能够实现FPGA之间的并行数据传输,从而避免了多数已有验证平台在FPGA间采用时分复用或串行方式进行数据传输所带来的仿真速度降低与修改目标系统微结构的弊端。验证平台使用高速串行接口进行互连扩展,可以支持大规模的系统验证开发,具有良好的扩展性。多个不同架构的片上多核系统进行实际映射验证及应用程序运行,处理器最高能够运行于108MHz,相比于软件仿真器可以达到104数据级的仿真速度提升。实验表明所设计的硬件验证平台可以极大地减少系统评估时间,在支持硬件结构的逻辑验证的同时,能够帮助相应的多核系统软件开发,对于存在多种设计选择的片上多核系统进行设计空间探索能够起到很好的辅助作用。
李辉楷[6]（2012）在《基于片上网络架构的安全存储系统研究》文中提出随着工艺技术的发展,一个芯片上可以集成的知识产权核的数目变得越来越多,基于传统的共享总线的片上系统在知识产权核的数目变多之后核间的通信效率变得低下。在芯片集成度不断增加的趋势下,片上系统的集成也面临着一些显着的挑战。由于基于包交换的片上互联网络具有可靠性好、伸缩性好以及核间通信效率高等优点成为替代全局互连线的解决方案。但是,片上网络也存在安全挑战如拒绝服务,对关键信息的提取与篡改。片上网络的潜在的安全威胁以及相应的解决措施并没有得到应有地关注。本论文主要集中研究基于片上网络架构的安全存储系统,目的是解决片上网络领域的安全威胁并保证敏感数据保密性与完整性。该解决方案的最大优点是能够以较小的硬件开销保证安全。为了保证敏感数据的保密性与完整性,本文在精简指令集处理器（RISC）中集成了能够支持高级加密标准（AES）以及SHA-3候选算法Grostl的协处理器来加速算法的运算。通过支持数据包交换与电路交换相结合的交换技术来预防拒绝服务攻击里的带宽攻击。网络接口是处理单元,存储器与片上网络交换数据包的关键模块,为了解决基于片上网络系统处理单元访问内存或内存映射外围器件的安全性问题,本文在网络接口中集成了数据保护控制器执行访问权限控制规则用来确定发起数据传输请求的处理单元是否具有访问特定地址的共享数据的权限。对于安全级别要求较高的应用,采用RSA算法进行身份认证,保证具有管理权限的处理单元才能够完成对访问权限的配置。为了验证本论文提出的解决方案,支持AES与Grostl运算的协处理器已经集成到了嵌入式系统SoC中,并使用SMIC0.13um CMOS工艺进行流片。为了验证集成了协处理器的NoC平台以及关键模块的功能,采用FPGA进行验证,并采用了synopsys公司的Design Compiler进行逻辑综合。综合结果表明,具有32KB高速数据缓存,16KB私有指令存储器,在精简指令指中集成了协处理器的网络节点的面积为525.2K等效与非门,协处理器的硬件开销占节点面积的3.9%,安全网络接口的硬件开销占1.1%,所需的硬件开销较小。对AES-128,Grostl-256算法的性能分别能够达到365Mbps,205.3Mbps,所设计的协处理器和安全网络接口达到了预期的指标,能够应用到基于片上网络架构的系统中。
孟建熠[7]（2009）在《超标量嵌入式处理器关键技术设计研究》文中提出随着嵌入式应用日新月异,高性能低功耗的嵌入式处理器是未来嵌入式系统的重要需求。超标量技术通过单周期多指令并行发射、执行和退休,有效提升处理器性能,已成为当前高端嵌入式处理器技术发展的新趋势。本文重点研究超标量嵌入式处理器若干高性能低功耗关键技术,主要研究内容和创新点包括:1、无延时分支预测和低功耗分支折合机制。提出了一种通过全局预测历史索引分支历史表的无延时分支预测方法,解决超标量流水线全局分支历史别名问题。根据短循环取指特性提出基于指令缓冲区中已发射指令回收利用的循环分支折合技术。在出现循环分支时从动态开辟的指令回收区内回收循环体指令,消除分支性能损失并降低取指功耗。2、具有快速退休功能的非阻塞投机乱序执行机制。动态分配保留站的非阻塞发射机制解决数据相关性对指令发射的影响。基于投机标志的乱序执行方法消除控制相关性对流水线阻塞,并在分支预测错误时快速恢复指令预取现场补偿性能损失。通过一种由运算单元控制寄存器回写的快速退休机制,解决长延时指令执行对主流水线退休的阻塞。3、片上存储器高性能低功耗技术。提出指令Cache行内访问低功耗模式和后向分支跳转下的低功耗技术。基于访问请求缓冲的非阻塞流水线技术解决数据Cache访问冲突。在SPM设计中,引入两种工作模式、提出处理器和DMA任务级并行机制及SPM扩展方法。并在SPM基础上实现快速硬件堆栈,支持程序无缝切换。4、通用协处理器扩展技术。通用协处理器指令实现基本指令集到扩展指令集的信息交互,解决16位指令集扩展难题。进一步提出了同步和异步工作模式、非精确异常下指令级并行技术和支持优先级的中断响应机制等优化方法。5、基于数据通路不可观察性（ODC）的RTL级门控时钟优化算法。在门控条件提取算法中引入总线和短路径计算模型,有效降低运算负荷。在门控时钟综合算法中,引入通路ODC概率作为门控逻辑综合的重要依据,优先优化门控概率高的数据通路,提高门控网络的效率。6、提出了面向对象的处理器时钟精确模型设计方法,将流水线建模为结构与功能模型,通过结构模型对功能模型的调度实现快速重构,高效支持流水线设计空间搜索。在此基础上进一步提出了通过时间域和空间域仿真压缩加速SoC功能验证的处理器快速仿真模型设计方法。本文提出的关键技术对于超标量嵌入式处理器提升性能、降低功耗、增加扩展能力等方面具有积极的作用。
李锋伟[8]（2009）在《基于FPGA和ISS的软硬件协同验证技术》文中指出随着集成电路制造技术的快速发展,出现了片上系统（System onChip,SoC）,一种高度集成的单芯片嵌入式系统。目前SoC已经成为国际超大规模集成电路的发展趋势和集成电路的主流,引领嵌入式系统的发展。SoC的高度集成特性、高性能要求以及高额的设计、流片费用,要求设计者在布局、布线及流片前,必须保证系统功能正确无误,但是验证如此复杂的嵌入式SoC是非常困难的。而且,随着集成度的不断提高,嵌入式SoC验证将更加困难,验证技术已经落后于设计技术,验证最终设计的正确性被视为设计更大规模的系统的重要瓶颈。传统的验证方法是软件和硬件分开验证,在硬件设计周期,进行硬件验证,而软件验证必须等到硬件平台搭建好后才能进行。本文建立了一种基于硬件加速器FPGA和指令集模拟器ISS对嵌入式系统功能进行软硬件协同验证的方案,并对该方案进行了深入的探讨和研究。（1）将该方案模型,依据功能划分三个阶段,层次清晰;（2）针对此方案的实现,设计改造了传统的ISS,使其能够适应协同验证环境,并设计实现了改造后的ISS模拟调度核心算法和寄存器加载指令模拟算法;（3）分析了协同验证过程中软硬件交互技术,给出总线功能模型BFM结构及其详细的工作过程,并设计实现了总线时序产生的相应算法。（4）分析讨论了软硬件协同过程中的同步问题,并设计实现了其协同同步算法。（5）设计实现了基于Monitor和Host的调试环境。最后将该方案应用到具体实例中,经验证分析表明,基于FPGA和ISS的协同验证方法,在对嵌入式应用系统验证中与其他几种常用方法比较具有较明显的优势。
高晓梅[9]（2008）在《嵌入式多核处理器JTAG调试的设计与实现》文中研究说明随着嵌入式多核处理器技术的发展,高效的开发调试工具越来越受到关注。要想充分发挥多核处理器的潜能,仅仅依靠高性能的处理器芯片是不够的,还需要高效的调试方法和调试工具,才能确保软硬件开发人员在完整的多核系统环境中展开调试工作。对多核处理器来说,调试工具的主流仍是JTAG技术。所以如何在多核处理器上实现对其集成的单处理器核进行JTAG调试,同时单核的原有片上调试硬件和调试软件能够得到最大程度的重用,成为嵌入式多核处理器设计一个重要的研究课题。本文以嵌入式多核处理器QDSP为平台,研究了现有多核处理器的JTAG调试方法,对菊花链方法和TLM方法进行了详细的分析。针对二者需修改原有单核片上调试硬件和调试软件的问题,本文提出了一种在多核处理器内增加JTAG调试支持模块的方法,基于该方法在QDSP内设计实现了片上硬件JTAG Server模块。JTAG Server需要调试工具和开发环境的支持,为此本文设计完成了基于USB 2.0接口的JTAG仿真器,协同JTAG Server实现对QDSP内任意单核的调试。片上trace硬件是QDSP多核调试的有效手段,基于该硬件本文实现了Trace可视化分析工具——Trace Analyzer。本文所做工作为QDSP实现了可靠的片上调试硬件,开发了高效的JTAG仿真器和可视化分析工具,为QDSP的开发调试系统提供了完备的开发调试支持。
李仁和[10]（2008）在《瓷绝缘子超声探伤仪嵌入式系统的研究与设计》文中研究表明新标准对瓷绝缘子超声探伤仪提出了更高的要求,不少厂家自行开发基于单片机技术的测试仪功能简单,测试精度有限,智能化程度不高。“新型瓷绝缘子超声探伤仪”主要设计思想是利用SOC技术实现友好的人机图形界面,控制NC信号源实现规定测试信号范围内的多点扫描,自动测试特性参数,并对多个产品参数进行存储与处理,实现了测试数据的采集、显示、存储与数据处理的智能化。通过基于东南大学自主研发的ARM核嵌入式处理器SEP3203搭建的嵌入式系统开发平台,本文分析了具有一定实时性的ASIX OS嵌入式操作系统,以其内核为基础,完成了应用程序框架的设计。针对基于SEP3203处理器的目标板,将ASIX OS成功地移植到目标板上,可将此系统用于NC信号源控制,对瓷绝缘子参数进行测量,测量结果保存在Flash内指定的文本文件中。同时,为了方便厂家或供电系统对大量检测数据进行管理,用VB.NET开发了“探伤信息管理系统”,通过USB通信接口对检测仪的检测结果文件内容进行处理并转存至PC机的数据库中,根据工作需要进行分类统计、按需查询、形成报表。
二、利用Aptix硬件仿真器对32位嵌入式RISC处理器的硬件验证（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、利用Aptix硬件仿真器对32位嵌入式RISC处理器的硬件验证（论文提纲范文）
（1）基于系统总线的多核SoC片上跟踪调试技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题背景 |
| 1.1.1 SoC发展概述 |
| 1.1.2 可调试设计概念 |
| 1.1.3 嵌入式调试面临的挑战 |
| 1.2 研究目的及意义 |
| 1.3 国内外研究现状 |
| 1.3.1 学术界研究进展 |
| 1.3.2 工业界解决方案 |
| 1.4 主要研究内容及论文组织结构 |
| 2 调试技术评估及多核SoC调试需求研究 |
| 2.1 SoC调试技术研究 |
| 2.1.1 软件监控调试 |
| 2.1.2 在线仿真调试 |
| 2.1.3 片上调试 |
| 2.1.4 调试方法对比 |
| 2.2 多核SoC调试需求 |
| 2.2.1 SoC基本构成 |
| 2.2.2 多核SoC调试需求分析 |
| 2.3 本章小节 |
| 3 总线跟踪调试数据通路的研究与设计 |
| 3.1 数据通路总体设计 |
| 3.2 总线信息采集方案设计 |
| 3.2.1 总线互联架构 |
| 3.2.2 总线信息采集方案 |
| 3.2.3 总线信息采集模块仿真 |
| 3.3 跟踪数据压缩模块设计 |
| 3.3.1 差分压缩的反向编码设计 |
| 3.3.2 切片压缩的反向编码设计 |
| 3.3.3 字典编码压缩的反向编码设计 |
| 3.3.4 跟踪数据压缩模块仿真 |
| 3.4 跟踪数据的可视化处理 |
| 3.4.1 列表化处理 |
| 3.4.2 图形化处理 |
| 3.5 本章小节 |
| 4 总线跟踪调试控制单元的研究与设计 |
| 4.1 控制单元总体设计 |
| 4.2 JTAG调试接口设计 |
| 4.2.1 TAP控制器 |
| 4.2.2 指令寄存器 |
| 4.2.3 数据寄存器 |
| 4.2.4 JTAG调试接口模块仿真 |
| 4.3 跟踪控制模块设计 |
| 4.3.1 跟踪控制模块基本结构 |
| 4.3.2 控制访问流程 |
| 4.4 跟踪触发模块设计 |
| 4.4.1 跟踪触发模式设计 |
| 4.4.2 跟踪触发功能仿真 |
| 4.5 本章小节 |
| 5 功能评估与实例分析 |
| 5.1 多核验证系统架构 |
| 5.1.1 RISC-V指令架构及S76-MC处理器 |
| 5.1.2 总线跟踪调试整体设计 |
| 5.2 跟踪调试功能评估 |
| 5.2.1 数据级跟踪 |
| 5.2.2 事务级跟踪 |
| 5.2.3 行为级跟踪 |
| 5.3 跟踪调试应用的实例分析 |
| 5.4 本章小节 |
| 结论 |
| 1.本文总结 |
| 2.未来展望 |
| 参考文献 |
| 攻读硕士学位期间发表学术论文情况 |
| 致谢 |
（2）基于ISO26262的RISC处理器功能性安全验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容和目标 |
| 第二章 功能安全验证原理 |
| 2.1 功能安全验证基本原理 |
| 2.1.1 ISO26262标准 |
| 2.1.2 功能安全验证解决方案 |
| 2.1.3 Z01X工具 |
| 2.2 功能安全验证故障仿真概念 |
| 2.2.1 安全环境中的故障仿真 |
| 2.2.2 故障仿真机制 |
| 2.2.3 故障管理器 |
| 2.3 本章小结 |
| 第三章 RISC处理器的安全机制研究 |
| 3.1 RISC处理器结构 |
| 3.1.1 RISC处理器拓扑结构 |
| 3.1.2 RISC处理器安全机制 |
| 3.2 RISC处理器的安全机制研究 |
| 3.2.1 处理器Lockstep技术 |
| 3.2.2 ECC算法 |
| 3.2.3 Safety Monitor安全监视器 |
| 3.2.4 Watchdog timer看门狗定时器 |
| 3.2.5 内存保护单元MPU |
| 3.3 本章小结 |
| 第四章 RISC处理器功能安全验证平台设计 |
| 4.1 功能安全验证平台结构 |
| 4.2 设置观测点 |
| 4.3 产生激励 |
| 4.3.1 vcd和 evcd |
| 4.3.2 Verilog Testbench |
| 4.3.3 本文激励模式的选取 |
| 4.4 注入故障类型设置 |
| 4.4.1 故障类型 |
| 4.4.2 故障状态设置 |
| 4.4.3 故障位置设置 |
| 4.5 故障仿真变量设置 |
| 4.5.1 相关变量设置 |
| 4.5.2 覆盖率定义 |
| 4.6 本章小结 |
| 第五章 功能安全验证故障仿真和结果分析 |
| 5.1 功能安全验证流程 |
| 5.2 编译 |
| 5.2.1 编译阶段 |
| 5.2.2 编译仿真结果分析 |
| 5.3 逻辑仿真 |
| 5.3.1 逻辑仿真 |
| 5.3.2 逻辑仿真结果分析 |
| 5.4 故障仿真结果分析 |
| 5.4.1 永久故障仿真结果对比分析 |
| 5.4.2 瞬态故障仿真结果对比分析 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文工作总结 |
| 6.2 后续工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（3）面向多通道低码率语音编解码应用的众核处理器设计及其核间通信关键问题研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 主要符号对照表 |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 低码率语音编解码算法及其嵌入式实现方案 |
| 1.1.2 NoC异构众核处理器架构与核间通信关键问题 |
| 1.2 研究现状分析 |
| 1.2.1 ASIP性能加速技术 |
| 1.2.2 基于NoC的众核处理器多核同步控制 |
| 1.2.3 面向NoC众核处理器的核间数据传输技术 |
| 1.3 本文主要工作与技术创新 |
| 1.3.1 本文主要工作 |
| 1.3.2 本文研究成果与技术创新 |
| 1.4 论文结构安排 |
| 第二章 低码率声码器性能分析与异构众核处理器建模 |
| 2.1 低码率声码器性能分析 |
| 2.1.1 MELP及MELPe算法关键技术 |
| 2.1.2 MELPe声码器算法复杂度分析 |
| 2.1.3 MELPe声码器应用性能需求分析 |
| 2.2 异构众核处理器建模 |
| 2.2.1 多核并行加速模型 |
| 2.2.2 异构众核处理器性能加速比与功耗效率建模 |
| 2.2.3 面向低码率声码器应用的异构众核架构探索 |
| 2.3 面向低码率声码器应用的ASIP设计要点 |
| 2.3.1 针对多核协同执行策略的异构众核ASIP |
| 2.3.2 针对定点数运算性能瓶颈的处理核ISE |
| 2.3.3 针对循环运算性能瓶颈的处理核指令集与循环加速技术 |
| 2.4 本章小结 |
| 第三章 面向多通道低码率声码器应用的异构众核ASIP设计 |
| 3.1 面向多核协同执行策略的异构众核处理器设计 |
| 3.1.1 基于NoC的异构众核架构 |
| 3.1.2 异构处理核与共享内存核 |
| 3.1.3 多核同步控制 |
| 3.1.4 核间数据传输 |
| 3.2 面向低码率声码器性能瓶颈的ASIP处理核设计 |
| 3.2.1 ASIP处理核的VLIW流水线架构 |
| 3.2.2 ASIP处理核的SIMD指令集架构 |
| 3.2.3 循环控制指令与嵌套循环加速 |
| 3.2.4 专用ISE与深流水线数据通路 |
| 3.3 本章小结 |
| 第四章 NoC众核处理器多核同步控制与核间数据传输研究 |
| 4.1 面向NoC众核处理器的分布式排队锁同步 |
| 4.1.1 自旋锁与排队锁同步机制 |
| 4.1.2 同步控制单元 |
| 4.1.3 面向NoC的分布式排队锁 |
| 4.1.4 分布式排队锁同步性能评估 |
| 4.2 基于PS-CS混合交换NoC的栅栏同步—HyBar |
| 4.2.1 栅栏同步机制模式 |
| 4.2.2 HyBar栅栏同步请求 |
| 4.2.3 采用Hy Bar实现栅栏同步 |
| 4.2.4 栅栏同步性能评估 |
| 4.3 基于PS-CS混合交换NoC的核间DMA传输—HyDMA |
| 4.3.1 核间DMA传输控制单元 |
| 4.3.2 核间DMA传输请求 |
| 4.3.3 采用HyDMA实现核间DMA传输 |
| 4.3.4 核间DMA传输性能评估 |
| 4.4 本章小结 |
| 第五章 异构众核ASIP芯片实现与低码率声码器移植优化 |
| 5.1 异构众核ASIP芯片实现与编程环境开发 |
| 5.1.1 芯片实现与测试 |
| 5.1.2 汇编工具链及众核仿真器开发 |
| 5.1.3 VLIW编译器后端开发 |
| 5.2 低码率声码器应用移植与优化 |
| 5.2.1 应用移植 |
| 5.2.2 应用优化 |
| 5.2.3 应用性能评估 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 主要结论 |
| 6.2 研究展望 |
| 参考文献 |
| 致谢 |
| 攻读学位期间发表的学术论文 |
| 攻读学位期间参与的项目 |
（4）面向SPARC V8的SOC软硬件协同仿真环境设计（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 图索引 |
| 表索引 |
| 第一章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国内外仿真技术研究现状 |
| 1.2.2 国内外软硬件协同仿真研究现状 |
| 1.3 论文主要内容及组织结构 |
| 第二章 SOC软硬件协同设计和验证技术 |
| 2.1 数字集成电路设计流程 |
| 2.2 传统的芯片验证技术 |
| 2.2.1 仿真技术 |
| 2.2.2 静态时序分析 |
| 2.2.3 形式验证 |
| 2.3 SOC软硬件协同设计技术 |
| 2.3.1 SOC软硬件协同设计发展过程 |
| 2.3.2 SOC软硬件协同设计流程 |
| 2.4 面向SOC的验证技术 |
| 2.4.1 软硬件协同仿真 |
| 2.4.2 软硬件协同加速验证技术 |
| 2.5 本章小结 |
| 第三章 SPARC V8嵌入式处理器分析 |
| 3.1 SPARC V8体系结构 |
| 3.1.1 SPARC V8处理单元 |
| 3.1.2 SPARC V8指令集 |
| 3.1.3 独立的窗口寄存器堆 |
| 3.2 LEON2处理器 |
| 3.2.1 LEON2处理器架构 |
| 3.2.2 LEON2内部结构 |
| 3.2.3 片上总线及外设 |
| 3.2.4 片上调试单元 |
| 3.3 SPE-C调试环境 |
| 3.4 基于FPGA的LEON2内核原型验证 |
| 3.5 本章小结 |
| 第四章 软硬件协同仿真环境的设计与实现 |
| 4.1 背板技术原理 |
| 4.2 MODELSIM SE仿真器对协同仿真环境的支持 |
| 4.3 协同仿真环境设计与实现 |
| 4.3.1 协同仿真环境整体架构 |
| 4.3.2 调试串口模块设计 |
| 4.3.3 串口驱动程序开发 |
| 4.3.4 FLI外部语言接口模块设计 |
| 4.4 协同仿真环境实现 |
| 4.5 本章小结 |
| 第五章 软硬件协同仿真环境测试 |
| 5.1 协同仿真环境测试 |
| 5.1.1 处理器内部结构测试 |
| 5.1.2 CACHE测试 |
| 5.2 仿真器效率分析 |
| 5.3 本章小结 |
| 第六章 结论与展望 |
| 6.1 全文总结 |
| 6.2 前景展望 |
| 参考文献 |
| 致谢 |
| 在学期间作者参加科研项目与学术活动 |
| 在学期间发表的学术论文 |
（5）硬件事务存储微体系结构及其验证研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 目录 |
| 图表索引 |
| 1 绪论 |
| 1.1 课题背景 |
| 1.2 事务存储概述 |
| 1.2.1 事务存储概念的提出 |
| 1.2.2 事务存储的特性与分类 |
| 1.3 事务存储研究现状 |
| 1.4 本文解决的关键问题 |
| 1.5 嵌入式RISC处理器Gemini |
| 1.6 本文主要工作与内容安排 |
| 2 硬件事务存储微结构 |
| 2.1 硬件事务存储结构实现方式 |
| 2.2 处理器微结构分析 |
| 2.3 硬件事务存储的微结构设计 |
| 2.3.1 事务优先级控制单元 |
| 2.3.2 事务执行模型及状态机 |
| 2.3.3 事务读/写标志位 |
| 2.3.4 事务读/写地址buffer |
| 2.3.5 事务执行检查点checkpoint |
| 2.3.6 事务提交/回退及冲突检测单元 |
| 2.4 软硬件编程接口 |
| 2.5 性能评估 |
| 2.6 相关工作 |
| 2.7 本章小结 |
| 3 支持高速缓存一致性与HTM的存储结构 |
| 3.1 缓存一致性与事务存储 |
| 3.2 基于处理器微结构的协议设计 |
| 3.2.1 TMESI协议 |
| 3.2.2 缓存数据状态标志位 |
| 3.2.3 处理器存储流水线控制 |
| 3.2.4 同步原语 |
| 3.3 多核实验平台构建 |
| 3.3.1 目录及其响应处理 |
| 3.3.2 网络接口 |
| 3.4 实验方法 |
| 3.4.1 实验平台配置 |
| 3.4.2 评测程序 |
| 3.5 实验结果 |
| 3.5.1 物理性能 |
| 3.5.2 应用性能 |
| 3.6 相关工作 |
| 3.7 本章小结 |
| 4 基于FPGA的硬件验证平台 |
| 4.1 片上多核系统的仿真验证 |
| 4.2 基于FPGA验证平台的设计实现 |
| 4.2.1 设计目标与功能特性 |
| 4.2.2 平台框架体系 |
| 4.2.3 硬件平台设计 |
| 4.2.3.1 FPGA配置 |
| 4.2.3.4 时钟信号 |
| 4.2.3.6 设计实现 |
| 4.3 验证工作流程 |
| 4.3.1 综合流程 |
| 4.3.2 硬件系统划分 |
| 4.3.3 设计移植 |
| 4.4 验证评估实例 |
| 4.4.1 验证配置 |
| 4.4.2 验证实例 |
| 4.4.3 扩展性 |
| 4.5 相关工作 |
| 4.6 本章小结 |
| 总结与展望 |
| 参考文献 |
| 作者攻读博士学位期间发表的论文 |
| 作者攻读博士学位期间参与的科研工作 |
（6）基于片上网络架构的安全存储系统研究（论文提纲范文）
| 摘要 |
| Abstract |
| 英文缩写说明 |
| 第一章 引言 |
| 1.1 片上通信架构 |
| 1.1.1 共享总线架构 |
| 1.1.2 片上网络架构 |
| 1.2 片上网络研究现状 |
| 1.3 基于片上网络架构的安全威胁 |
| 1.4 论文主要工作和贡献 |
| 1.5 论文结构安排 |
| 第二章 片上网络基础与关键技术 |
| 2.1 片上网络基础 |
| 2.2 片上网络的关键技术 |
| 2.2.1 拓扑结构 |
| 2.2.2 交换技术 |
| 2.2.3 路由算法 |
| 2.2.4 服务质量 |
| 2.3 性能评估 |
| 第三章 密码算法概述 |
| 3.1 对称密码算法 |
| 3.2 非对称密码算法 |
| 3.3 消息摘要算法 |
| 第四章 基于片上网络架构的安全存储系统 |
| 4.1 存储安全挑战 |
| 4.2 安全存储系统架构 |
| 4.3 系统的工作流程 |
| 4.4 RISC处理器 |
| 4.4.1 五级流水结构 |
| 4.4.2 指令集简介 |
| 4.5 高速缓存 |
| 4.5.1 高速缓存原理 |
| 4.5.2 主存与高速缓存的映射 |
| 4.5.3 写策略 |
| 4.5.4 替换策略 |
| 4.5.5 数据高速缓存 |
| 4.5.6 可配置的高速缓存 |
| 4.6 基于高速缓存的协处理器 |
| 4.6.1 AES与Grostl简介 |
| 4.6.2 并行查找表 |
| 4.6.3 协处理器指令 |
| 4.6.4 AES协处理器 |
| 4.6.5 Grostl协处理器 |
| 4.6.6 协处理器功耗管理 |
| 4.7 路由器 |
| 4.7.1 路由算法 |
| 4.7.2 数据包格式 |
| 4.7.3 路由模块 |
| 4.7.4 仲裁器 |
| 4.7.5 缓存 |
| 4.8 安全网络接口 |
| 4.8.1 数据传输模式 |
| 4.8.2 RISC与路由器的网络接口 |
| 4.8.3 存储器与路由器的网络接口 |
| 4.8.4 数据保护控制器 |
| 4.8.5 配置访问权限 |
| 4.9 存储器控制器 |
| 4.10 程序编译环境 |
| 4.11 应用程序加载 |
| 4.12 关键模块性能分析 |
| 第五章 系统仿真验证 |
| 5.1 基于NIRGAM的仿真 |
| 5.1.1 NIRGAM仿真器 |
| 5.1.2 NIRGAM扩展 |
| 5.1.3 系统性能仿真 |
| 5.2 协处理器芯片验证 |
| 5.3 系统FPGA验证 |
| 第六章 总结与展望 |
| 参考文献 |
| 硕士学习期间录用和发表的学术论文 |
| 致谢 |
（7）超标量嵌入式处理器关键技术设计研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 嵌入式处理器发展现状及关键技术 |
| 1.2.1 ARM系列嵌入式处理器及其关键技术 |
| 1.2.2 MIPS系列嵌入式处理器及其关键技术 |
| 1.2.3 Xtensa系列嵌入式处理器及其关键技术 |
| 1.3 嵌入式处理器技术发展趋势 |
| 1.3.1 超标量技术 |
| 1.3.2 超长指令字技术 |
| 1.3.3 多线程技术 |
| 1.4 论文的技术路线 |
| 1.5 论文的研究基础 |
| 1.6 论文研究内容和组织结构 |
| 第2章 无延时分支预测与基于指令回收的分支折合 |
| 2.1 无延时的分支预测技术设计研究 |
| 2.1.1 分支预测的相关研究 |
| 2.1.2 分支预测在超标量流水线中遇到的问题 |
| 2.1.3 无延时分支预测机制 |
| 2.2 基于指令回收的分支折合技术设计研究 |
| 2.2.1 分支折合技术的相关研究回顾 |
| 2.2.2 基于指令回收的循环分支折合 |
| 2.2.3 动态自适应指令回收窗口 |
| 2.2.4 循环分支折合的盲区检测 |
| 2.2.5 循环分支折合对性能的提升 |
| 2.3 本章小结 |
| 第3章 基于投机的乱序执行机制的设计研究 |
| 3.1 超标量流水线冲突问题分析 |
| 3.2 传统硬件投机执行机制回顾 |
| 3.3 基于动态保留站分配的非阻塞发射机制 |
| 3.4 基于投机标志的乱序执行机制 |
| 3.5 快速退休机制 |
| 3.6 本章小结 |
| 第4章 片上存储器及硬件堆栈设计研究 |
| 4.1 低功耗指令Cache |
| 4.2 非阻塞数据Cache |
| 4.3 片上高性能低功耗SPM及可扩展技术 |
| 4.4 基于SPM的高性能低功耗硬件堆栈 |
| 4.4.1 数据堆栈编程模型 |
| 4.4.2 数据堆栈硬件框架 |
| 4.4.3 数据堆栈两级缓冲机制 |
| 4.4.4 硬件返回地址栈设计 |
| 4.4.5 实验与分析 |
| 4.5 本章小结 |
| 第5章 通用协处理器接口设计研究 |
| 5.1 通用协处理器接口指令集 |
| 5.2 协处理器接口的同步和异步工作模式 |
| 5.3 非精确异常下的指令级并行技术 |
| 5.4 动态可配置的协处理器中断优先级 |
| 5.5 本章小结 |
| 第6章 基于门控时钟的低功耗优化算法研究 |
| 6.1 数据通路低功耗相关研究 |
| 6.2 RTL级低功耗优化算法原理 |
| 6.3 低功耗优化算法实现 |
| 6.4 实验结果分析 |
| 6.5 本章小结 |
| 第7章 时钟精确模型及其SoC快速仿真模型研究 |
| 7.1 面向对象的时钟精确仿真模型设计方法 |
| 7.2 加速SoC逻辑仿真的快速时钟精确模型设计方法 |
| 7.2.1 基于时间和空间仿真压缩算法原理 |
| 7.2.2 快速仿真模型实现 |
| 7.2.3 快速仿真模型仿真结果分析 |
| 7.3 本章小结 |
| 第8章 总结与展望 |
| 8.1 论文研究工作总结 |
| 8.2 今后工作的展望 |
| 参考文献 |
| 攻读学位期间发表/录用的学术论文 |
| 攻读学位期间授权的发明专利 |
（8）基于FPGA和ISS的软硬件协同验证技术（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究的背景及意义 |
| 1.2 国内外研究现状及分析 |
| 1.3 论文结构及主要内容 |
| 第2章 片上系统的验证 |
| 2.1 验证 |
| 2.1.1 功能验证 |
| 2.1.2 验证面临的新挑战 |
| 2.2 验证工具 |
| 2.2.1 仿真器 |
| 2.2.2 波形观察器 |
| 2.2.3 代码覆盖率 |
| 2.3 常用的验证技术 |
| 2.3.1 仿真技术 |
| 2.3.2 静态技术 |
| 2.3.3 形式验证 |
| 2.3.4 物理验证与分析技术 |
| 2.4 常用的验证策略 |
| 2.4.1 自顶向下的验证流程 |
| 2.4.2 自底向上的验证流程 |
| 2.4.3 基于平台的验证流程 |
| 2.5 本章小结 |
| 第3章 FPGA及其验证流程 |
| 3.1 FPGA器件的发展及应用 |
| 3.2 FPGA资源介绍 |
| 3.2.1 Virtex Ⅱ芯片架构 |
| 3.2.2 IO模块(IOB) |
| 3.2.3 可编程程模块(CLB) |
| 3.2.4 存储资源 |
| 3.2.5 乘法器 |
| 3.2.6 时钟资源 |
| 3.3 FPGA的设计流程 |
| 3.4 FPGA验证 |
| 3.5 FPGA验证平台 |
| 3.5.1 通用的验证平台 |
| 3.5.2 基于硬核的验证平台 |
| 3.6 本章小结 |
| 第4章 基于 FPGA和ISS的软硬件协同验证 |
| 4.1 软硬件协同验证简述 |
| 4.1.1 协同验证的原理 |
| 4.1.2 实际中的软硬件协同验证的方案 |
| 4.1.3 几种方案的比较 |
| 4.2 基于 FPGA和ISS的软硬件协同验证 |
| 4.2.1 总体框架 |
| 4.2.2 软硬件协同验证流程 |
| 4.2.3 基于协同环境的ISS设计 |
| 4.2.4 基于协同环境的总线功能模型 BFM设计构造 |
| 4.2.5 软硬件协同模拟环境中的同步 |
| 4.2.6 FPGA仿真技术的引入 |
| 4.3 本章小结 |
| 第5章 基于 FPGA和ISS的项目实例及调试策略 |
| 5.1 FPGA的调试策略 |
| 5.2 软件调试环境 |
| 5.2.1 软件调试环境概述 |
| 5.2.2 软件调试方法 |
| 5.3 调试环境设计 |
| 5.3.1 基本原理 |
| 5.3.2 Monitor程序 |
| 5.3.3 端点设置方法 |
| 5.3.4 Host程序 |
| 5.4 基于 FPGA和ISS的项目事例 |
| 5.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读学位期间发表的学术论文 |
| 致谢 |
（9）嵌入式多核处理器JTAG调试的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题背景和意义 |
| 1.1.1 嵌入式系统结构 |
| 1.1.2 嵌入式系统的调试框架 |
| 1.1.3 嵌入式系统的调试技术 |
| 1.2 多核处理器 SoC 的调试 |
| 1.2.1 多核处理器实现形式 |
| 1.2.2 多核处理器调试难点 |
| 1.2.3 多核处理器调试方法 |
| 1.3 项目背景 |
| 1.4 课题研究主要内容 |
| 1.5 本文组织结构 |
| 第二章 多核JTAG 调试相关技术研究 |
| 2.1 JTAG 技术简介 |
| 2.1.1 JTAG 基本原理 |
| 2.1.2 JTAG 硬件电路 |
| 2.1.3 TAP 控制器 |
| 2.2 菊花链连接 |
| 2.3 增加TLM 的方法 |
| 2.4 本章小结 |
| 第三章 QDSP JTAG 调试方案及设计实现 |
| 3.1 一种新的多核调试方案 |
| 3.1.1 DSM 方案的硬件框架 |
| 3.1.2 DSM 实现机制 |
| 3.2 QDSP JTAG 调试的设计与实现 |
| 3.2.1 仿真器对DSM 方案的支持 |
| 3.2.2 应用软件对DSM 方案的支持 |
| 3.3 DSM 的应用 |
| 3.3.1 DSM 的使用方法 |
| 3.3.2 DSM 的实例JTAG Server |
| 3.4 JTAG Server 方案的性能分析 |
| 3.4.1 与Daisy-chain 方案的对比 |
| 3.4.2 结论 |
| 3.5 本章小结 |
| 第四章 支持多核调试的JTAG 仿真器的设计 |
| 4.1 USB 2.0 总线规范介绍 |
| 4.1.1 USB 特点 |
| 4.1.2 USB 系统组成 |
| 4.1.3 USB 管道 |
| 4.1.4 USB 数据传输过程 |
| 4.2 仿真器硬件设计 |
| 4.2.1 EZ-USB FX2 特点 |
| 4.2.2 硬件电路设计 |
| 4.3 固件设计 |
| 4.3.1 固件框架 |
| 4.3.2 固件程序开发 |
| 4.4 系统驱动与主机应用软件的设计 |
| 4.4.1 驱动程序编译 |
| 4.4.2 主机应用程序设计 |
| 4.5 仿真器功能验证与分析 |
| 4.5.1 功能验证 |
| 4.5.2 性能分析 |
| 4.6 本章小结 |
| 第五章 Trace Analyzer 的实现 |
| 5.1 路径 Trace 原理 |
| 5.2 路径 Trace 工作机制 |
| 5.3 路径 Trace 复现 |
| 5.3.1 软件模拟器 |
| 5.3.2 路径Trace 驱动模拟器 |
| 5.3.3 路径Trace 复现的实现结果 |
| 5.4 路径 Trace 可视化的实现 |
| 5.4.1 执行路径文件的分析 |
| 5.4.2 算法实现 |
| 5.5 本章小结 |
| 第六章 总结 |
| 6.1 工作总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
| 附录A 银河飞腾QDSP JTAG 仿真器实物 |
（10）瓷绝缘子超声探伤仪嵌入式系统的研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 本文项目的背景与意义 |
| 1.1.1 项目的背景 |
| 1.1.2 瓷绝缘子超声探伤仪发展的现状 |
| 1.1.3 本项目课题的起源 |
| 1.2 创新点与技术难点 |
| 1.2.1 创新点 |
| 1.2.2 技术路线 |
| 1.2.3 技术难点 |
| 1.3 本人承担的主要工作 |
| 1.3.1 产品的调研 |
| 1.3.2 主控系统的设计 |
| 1.4 论文总体结构 |
| 第二章 项目的总体设计 |
| 2.1 产品的需求分析 |
| 2.1.1 产品需求背景的分析 |
| 2.1.2 产品的功能需求 |
| 2.1.3 产品的性能指标要求 |
| 2.2 产品的可行性分析 |
| 2.2.1 产品的理论基础 |
| 2.2.2 产品的技术基础 |
| 2.3 新型瓷绝缘子超声探伤仪系统模型 |
| 2.3.1 探伤仪模型设计的原则 |
| 2.3.2 探伤仪模型设计方案 |
| 2.3.3 市场同类产品设计模型分析 |
| 2.3.4 新型瓷绝缘子超声探伤仪设计模型 |
| 2.4 系统硬件设计模型 |
| 2.4.1 处理器的选择 |
| 2.4.2 硬件设计模型 |
| 2.5 软件系统设计模型 |
| 2.5.1 嵌入式操作系统 |
| 2.5.2 为什么需要嵌入式操作系统 |
| 2.5.3 嵌入式操作系统的主要特征与功能 |
| 2.5.4 嵌入式操作系统的选择 |
| 2.5.5 软件系统设计模型 |
| 第三章 ARM及SEP3203微处理器概述 |
| 3.1 ARM及其应用 |
| 3.2 SEP3203F50处理器概述 |
| 3.2.1 SEP3203F50处理器的特性 |
| 3.2.2 处理器内核 |
| 3.2.3 片上静态存储器eSRAM |
| 3.2.4 工作电压 |
| 3.2.5 工作频率 |
| 第四章 主控系统硬件设计 |
| 4.1 嵌入式系统设计流程 |
| 4.2 存储系统的设计 |
| 4.2.1 存储器概述 |
| 4.2.2 Nor Flash与Nand Flash的选择 |
| 4.2.3 系统从Nand Flash启动的过程 |
| 4.3 LCD与触摸屏 |
| 4.3.1 LCD设计原理 |
| 4.3.2 LCD驱动电路的设计 |
| 4.3.3 触摸屏的基本原理 |
| 4.3.4 触摸屏电路的设计 |
| 4.4 USB接口 |
| 4.4.1 USB基本原理 |
| 4.4.2 USB基本驱动 |
| 第五章 ASIX操作系统及应用程序的架构 |
| 5.1 嵌入式系统软件 |
| 5.2 嵌入式操作系统的基本原理 |
| 5.2.1 嵌入式操作系统的基本概念 |
| 5.2.2 嵌入式操作系统的主要技术指标 |
| 5.3 ASIX OS嵌入式实时操作系统平台 |
| 5.3.1 ASIX OS的主要特性 |
| 5.3.2 ASIX OS Kernel的框架结构 |
| 5.4 基于Flash的文件存储 |
| 5.4.1 嵌入式文件系统 |
| 5.4.2 基于ASIX OS文件系统的Flash中数据存放的组织 |
| 5.4.3 文件系统对于Nand Flash数据处理 |
| 5.5 图形用户界面的实现 |
| 5.5.1 图形用户界面简介 |
| 5.5.2 典型的嵌入式系统GUI的实现 |
| 5.5.3 ASIX Windows图形用户界面设计 |
| 5.5.4 人机界面的设计 |
| 第六章 探伤信息管理系统的设计 |
| 6.1 探伤信息管理系统的需求分析 |
| 6.2 探伤信息管理系统的总体设计 |
| 6.2.1 信息管理系统的安装环境 |
| 6.2.2 信息管理系统的总体设计 |
| 6.3 探伤信息管理系统数据库设计 |
| 6.4 探伤仪内部电子硬盘检测信息转换至PC机数据库的程序设计 |
| 第七章 主控系统的调试 |
| 7.1 基于ARM处理器嵌入式系统的开发环境 |
| 7.1.1 集成开发环境下常见的调试方法 |
| 7.1.2 主控系统调试平台的架构 |
| 7.1.3 基于SEP3203微处理器嵌入式系统的调试平台 |
| 7.2 嵌入式操作系统的移植 |
| 7.3 嵌入式系统调试过程中一些问题的的解决 |
| 7.4 调试的部分结果 |
| 7.5 回顾与展望 |
| 结束语 |
| 致谢 |
| 参考文献 |
| 作者简介及攻读硕士学位期间发表的论文清单 |
四、利用Aptix硬件仿真器对32位嵌入式RISC处理器的硬件验证（论文参考文献）
- [1]基于系统总线的多核SoC片上跟踪调试技术研究[D]. 段海霞. 中国运载火箭技术研究院, 2020(02)
- [2]基于ISO26262的RISC处理器功能性安全验证[D]. 秦笑. 西安电子科技大学, 2020(05)
- [3]面向多通道低码率语音编解码应用的众核处理器设计及其核间通信关键问题研究[D]. 卫振琦. 上海交通大学, 2016(01)
- [4]面向SPARC V8的SOC软硬件协同仿真环境设计[D]. 李亚. 首都师范大学, 2014(09)
- [5]硬件事务存储微体系结构及其验证研究[D]. 刘扬帆. 浙江大学, 2012(05)
- [6]基于片上网络架构的安全存储系统研究[D]. 李辉楷. 复旦大学, 2012(03)
- [7]超标量嵌入式处理器关键技术设计研究[D]. 孟建熠. 浙江大学, 2009(02)
- [8]基于FPGA和ISS的软硬件协同验证技术[D]. 李锋伟. 哈尔滨理工大学, 2009(03)
- [9]嵌入式多核处理器JTAG调试的设计与实现[D]. 高晓梅. 国防科学技术大学, 2008(05)
- [10]瓷绝缘子超声探伤仪嵌入式系统的研究与设计[D]. 李仁和. 江南大学, 2008(04)