一、静态存储单元电路设计工艺的研究（论文文献综述）
吕嘉洵[1]（2021）在《应用于图像处理的超低功耗SRAM电路研究与设计》文中研究指明静态随机存储器（Static Random Access Memory,SRAM）是片上系统（So C）的重要组成部分,被大量应用于手持电子设备、传感器和医疗器械等超低功耗应用中。由于动态功耗与电源电压呈平方倍的关系,降低系统电源电压可以极大地降低其功耗。但由于在超低压下SRAM单元难以稳定工作,单纯地降低电源电压已经不再能满足超低功耗的需求。从而在一些可以忍受低位错误的应用中,如视频图像处理、大数据和神经网络等,采用近似SRAM结构可以进一步地降低系统的功耗和面积。本文首先介绍了超低功耗SRAM的设计方法,主要分为低压下的单元稳定性设计和近似结构设计。本文根据现有的对超低功耗SRAM电路的研究和设计,提出了一种可以应用于图像处理的采用近似结构单元设计方法的超低功耗SRAM电路,近似结构是指在SRAM的一个字中,高位和低位单元采用不同的单元结构。高位单元采用稳定性相对较高的单元结构,用于存储像素数据的高位,而低位单元的稳定性相对高位较低,以降低系统的功耗和面积。通过仿真对本设计的SRAM电路的高低位单元与各种单元的主要性能参数进行比较。同时对噪声容限、写裕度进行蒙特卡洛仿真得出高低位单元的错误率。本文搭建了一个1Kb大小的近似SRAM电路,同时设计了一个新型的灵敏放大器电路,用以解决单端读操作结构SRAM在超低压下存在的问题。之后对SRAM阵列电路进行了功能上的仿真,结果表明本设计的SRAM电路可以实现正确的保持和读写功能。在最低工作电压0.5V时,TT工艺角、25℃条件下,本设计的SRAM电路的最大工作频率约为250MHz。在以图像处理为应用对电路性能进行仿真时,根据高低位单元的错误率,利用MATLAB对图像插入随机错误,同时通过对电路的性能、面积和功耗之间进行权衡得出了在本设计的SRAM电路的一个8bit字中,高位单元的数目为3,低位单元的数目为5,单元阵列面积相比于纯低位SRAM电路单元阵列增加仅约为5.77%。本设计的SRAM电路的最佳工作电压为510m V至520m V之间,在该电压范围内,电路的平均动态功耗相比于纯低位SRAM电路增加了15%左右,性能则提升了55%以上。实现了付出较小面积和相对较低功耗损失的情况下,获得了显着的性能提升。
刘世欢[2]（2020）在《基于低电压SRAM的DFT测试技术研究与实现》文中研究指明物联网（Io T）时代的到来使得人们对于低功耗、高可靠性芯片的追求日益凸显。低电压静态随机存取存储器（SRAM）作为低功耗芯片中不可或缺的部分,因其高速、高密度、高复杂性的特点导致与之相关的SRAM故障测试问题亟待解决。开发高故障覆盖、低面积开销的SRAM测试解决方案具有广阔的应用前景。本文通过对低电压6T SRAM存储单元进行研究,解析了静态噪声容限（SNM）对于稳定性故障的影响,结论表明在测试模式下提升字线电压能够有效暴露稳定性故障,同时建立稳定性故障的参数化模型用于故障模拟注入与可测性设计（DFT）测试方案指标评估。根据理论研究成果,面向低电压6T SRAM中稳定性故障检测问题开发了一种基于字线结构修改的DFT解决方案,该DFT电路修改了原本的字线结构,采用一个PMOS管、一条延时链、两个电容以及一个与门实现,并添加一个外部DFT测试控制信号test＿dft,配合提出的March Sta F算法即可有效提高故障覆盖率。本文基于TSMC 28nm CMOS工艺,采用Tessent Memory BIST技术流程,在一款低功耗So C上实现了提出的DFT方案,并使用VCS+Finesim混合仿真进行验证与分析。实验数据表明,所设计DFT电路面积开销约1%（考虑连线负载模型则更低）,稳定性故障检测能力提升89%以上（解决了驱动管漏极必然发生测试逃逸现象的问题）;所设计MBIST优化方案在保证故障覆盖率的同时,面积开销为全部待测存储器的0.7373%,占So C芯片总面积的0.0965%,功耗为19.03μW,占So C芯片总功耗的0.2424%,具有良好的工程实用性。
李晓敏[3]（2020）在《MCU中低电压SRAM存储电路研究与实现》文中提出随着物联网技术的快速发展,应用于物联网传感器节点的高能效微控制器单元的需求大幅增长,为了实现基于智能传感器节点应用的下一代物联网系统,低功耗高性能微控制器的开发成为关键。微控制器的能耗主要来自于片上存储器,其中便签存储器的静态漏电功耗和指令缓存的动态操作功耗分别占据微控制器系统在睡眠模式和工作模式下功耗的主要部分。因此,有效降低便签存储器和指令缓存的功耗成为微控制器低功耗设计的关键。针对便签存储器,首先,为提高其在低电压下工作的良率,本文采用了一种基于双电源供电策略的良率优化方案,使存储器在低电压下工作良率均达到6σ要求。其次,为降低便签存储器的静态漏电,本文研究了一种激进数据保持电压压缩方法,通过电源门控和数据保持电压压缩有效降低了存储器在睡眠模式和关闭模式的漏电功耗。为降低指令缓存动态功耗,首先,本文研究了一种读写检测型零级缓存方案,通过检测指令缓存工作状态来更新特定零级缓存块,并采用了数据缓存输出端锁存器组复用的方法,有效提高了零级缓存的命中率并降低了其面积开销。此外,根据微控制器系统要求,本文基于读写检测型零级缓存制定了并行访问指令缓存方案和串行访问指令缓存方案。最后,为进一步提高读检测零级缓存块的命中率,本文采用了高位宽型数据缓存方案。本文采用TSMC40nm ULP工艺分别实现了上述便签存储器（容量4KB）和指令缓存。便签存储器的芯片测试结果表明,本文设计的存储器最低工作电压为0.7V,在0.9V、TT工艺角、25℃下睡眠模式的静态漏电流为14n A,与同等容量的商用存储器相比降低了88.6%,因此本文提出的激进数据保持电压压缩方案有效降低了便签存储器在睡眠模式的漏电功耗。低电压指令缓存的后仿真结果表明,与传统缓存结构相比,本文所提出的基于读写检测型零级缓存的并行访问指令缓存和串行访问指令缓存方案的功耗收益分别为50.7%和71.7%,其延时功耗积分别降低了69%、75%。因此本文提出的读写检测型零级缓存方案有效降低了指令缓存动态功耗。
许逸波[4]（2020）在《低待机功耗MCU自适应电压堆叠电路的研究与实现》文中提出随着物联网技术的快速发展,应用于可穿戴设备的微控制器（Microcontroller Unit,MCU）的需求快速增长,受制于电池的续航能力,低功耗微控制器正逐渐成为业界的研究热点。由于微控制器长时间工作在待机模式,待机功耗成为设备功耗的重要来源,而较低的待机功耗降低了片上电源模块的转换效率,这使得片上电源功耗成为待机功耗的主要组成部分,因此,有效降低待机模式片上电源功耗成为微控制器低功耗设计的关键。电压堆叠方案是一种能量高效传递的系统供电策略,将多个模块堆叠串联在同一个路径中,减小并联模块数量,能够在一定程度上降低功耗。但是现有的电压堆叠方案不能彻底关闭片上电源模块,且只适用于相同模块的堆叠,这限制了其在MCU中的应用。本文设计了一种自适应电压堆叠方案,该方案在待机模式下彻底关闭片上电源模块,将静态随机存储器（Static Random-Access Memory,SRAM）、数字逻辑和时钟单元堆叠起来,通过自适应电压调节获得较低的堆叠路径平衡电流,并采用电平保护电路避免堆叠模块分压过低,该方案可以大幅度降低待机功耗。仿真结果表明:在3V电压TT工艺角25℃下,相比传统的待机方案,自适应电压堆叠方案的待机功耗在保护电路使能和关闭条件下分别降低了43.2%和43.4%,与其他两种电压堆叠方案相比,待机功耗下降了38.4%和37.7%。本文以自适应电压堆叠方案为核心,基于TSMC 40nm工艺,完成了一款低待机功耗MCU的设计,并完成后仿真的验证,仿真结果表明:在3V电压TT工艺角25℃下,相比于传统方案,本文设计的MCU待机功耗降低了43.4%。与ULP-Benchmark排名第一的安森美RSL10和第二的Ambiq Apollo相比,本文方案的待机功耗收益为8.5%和75.4%。以ULPMark得分作为综合衡量标准,与传统平坦方案相比,本文方案得分增加了51%,与RSL10和Apollo相比,本文方案的得分增加了39%和274%,获得最高的1390分。
陈廷奇[5]（2020）在《可编程霍尔传感器的研究与设计》文中研究表明“传感城市”时代即将来临,霍尔传感器不仅在国防科技、交通运输和工业自动化等传统领域应用广泛,现代测量、汽车工业以及消费类电子等新兴产业日新月异的发展也为霍尔传感器开辟了新的市场,推动着霍尔传感器技术的革新与进步。本文以此为背景,针对新兴应用领域对霍尔传感器的需求,顺应高集成度、高精度和数字化的发展趋势,设计并实现了一款集成EEPROM单元的数字化可编程线性霍尔传感器,主要的研究内容与创新点如下:（1）设计了适用于霍尔传感器的EEPROM存储单元和配套的编程功能。根据传感器系统的存储需求,EEPROM总容量设为192bits,分为8个Page且每个Page设有24bits数据容量。用户可通过VCC和VOUT引脚对芯片编程,将参与调整对应参数的数字编码存入EEPROM单元,如调整基准电压、基准电流、时钟频率、灵敏度和静态输出电压等参数的数字编码。EEPROM单元的集成顺应了高集成度的发展趋势,提升了霍尔传感器在不同应用场景和需求下的性能。（2）基于对失调电压消除技术的研究,设计了四霍尔元件旋转电流技术并结合斩波稳定技术消除失调电压。共中心对称排列的四霍尔元件失调电压可以部分抵消,经调制和解调电路后,失调电压与磁场信号在频域分离并留在高频,磁场信号直流输出。通过低通滤波器滤除高频失调电压后,芯片输出精准的磁场信号。该技术的使用大幅减小了失调电压,降低了机械应力对霍尔传感器的影响,实现了更高的精度。（3）基于对传感器系统架构的研究,设计了与编程功能相结合的系统架构和数字信号参与调节的模拟信号通路。数字电路根据应用环境的需求,依据线性插值温度补偿方法从EEPROM单元选取所需数据,生成调整模拟信号通路的校准值,完成对传感器灵敏度和静态输出电压的补偿。该架构实现了全温度范围内稳定的灵敏度和静态输出电压,使得霍尔传感器的应用范围更广,适应能力更强。（4）设计了霍尔传感器主要模块并仿真验证。除模拟信号主通路上的模块外,还设计了带隙基准模块、时钟产生模块、高压产生模块、EEPROM模块和静态电压基准模块,经公式推导和仿真验证,各模块功能、性能良好,各项指标满足预期设计目标。本文基于海外某0.18μm BCD工艺,在Cadence平台上使用Schematic Edit、Specture等EDA工具完成电路的设计与仿真验证,之后完成版图设计并流片测试。测试结果表明可编程霍尔传感器各项功能正常,参数符合预期设计要求。
郭凯瑞[6]（2020）在《抗单粒子翻转加固SRAM单元设计及512Mbit存储器实现》文中进行了进一步梳理在空间应用中,航天器和人造卫星中的体积和能源有限,集成电路芯片以其体积小,功能强,重量轻等优点得到了广泛应用。而芯片在空间环境中,会受到多种高能粒子的冲击而发生错误,从而对航天设备的正常运行产生隐患。静态随机存取存储器SRAM作为高速缓存的重要组成部分,在一块芯片中有着举足轻重的地位。当受到高能粒子冲击时,容易发生单粒子翻转使存储内容发生改变,所以需要对SRAM存储器进行抗辐射加固设计。本文使用cadence spectre软件,采用SMIC 65nm工艺对一款高性能抗SEU加固SRAM存储单元——HP10T单元进行研究,并且基于此单元进行存储器设计。首先,对SRAM存储器在空间环境运行中可能发生的辐射效应进行阐述,分析SRAM存储器进行抗SEU加固设计的必要性。然后,介绍SRAM存储器进行抗SEU加固的方法,并选择电路级加固为主进行存储单元研究。接下来,分析标准6T SRAM单元发生SEU的机理,结合一款RHPD-12T单元,进行HP10T单元的研究及其仿真验证和比较分析。最后,进行512Mbit SRAM存储器的结构设计和时序设计。在上述工作完成后,进行SRAM存储器的外围电路设计,并进行整体电路的整合和功能仿真验证,可以正确完成存储器功能。然后,进行存储单元版图设计及外围电路版图设计,并进行SRAM版图的整合完善。最后,提取版图寄生参数,进行版图后仿真,验证设计是否正确。版图后仿真结果表明,存储器可以在周期为10ns的时钟下正常工作。
陈泽翔[7]（2020）在《基于14nm FinFET工艺的高速SRAM存储器设计》文中研究表明随着大数据、人工智能、5G技术的快速发展,需要运行速度更快、功耗更低、性能更好的芯片承载。其急切的迫使CMOS（CMOS,Complementary Metal Oxide Semiconductor）技术的快速发展,其主要体现在COMS器件尺寸的不断缩减。而得益于器件尺寸的持续缩减先进工艺节点下的芯片表现出速度更快、功耗更低、价格更低的优势。静态随机存储器SRAM（SRAM,Static Random Access Memory）作为片上系统SOC（SOC,System on Chip）的重要组成部分,其深刻的受到工艺尺寸缩减所带来的好处。然而仅依赖于器件性能改善从而提高SRAM的运行速度,其性能提升很难跟得上CPU（CPU,Central Processing Unit）的性能提升,因此先进工艺节点下静态随机存储器的高速设计方法一直是存储器研究领域的热点问题之一。本篇论文设计核心是提高SRAM存储器的运行速度,采用的优化方式主要体现在两个方面。首先使用SMIC 14nm FinFET器件进行电路设计。得益于器件性能的优越性无论存储单元的性能还是外围电路都表现出卓越的速度特性。另外一点是采用两级流水线架构设计SRAM存储器。通过传统架构下高速SRAM存储器的设计并分析内部数据传输发现无论是读操作和写操作在执行时都需要先通过译码器对存储单元进行定位,然后再对选中单元进行操作。而译码器延时占整体延时可达50%。在这种情况下降低译码器延时能够有效提高存储器的工作速度,基于该种理论提出两级流水线架构的SRAM存储器设计方法。其通过分级方式把传统架构下SRAM分为译码器部分与读写通路部分并采用寄存器方式连接。与传统架构SRAM相比两级流水线架构的SRAM的运行周期仅相当于传统架构下SRAM的整体延时减去译码器延时,而仅仅引入一些寄存器延时。为使得两级流水线型SRAM具有更好的性能,设计了一种能够自主控制灵敏放大器工作时间的灵敏放大器控制电路,同时反馈给字线与位线关断读写通路降低SRAM功耗。根据流水线型SRAM工作方式设计了一种自定时时钟,其采用通路复制技术能够精确控制灵敏放大器开启时间达到快速读的目的。设计一种带有重置特性的译码器以防止末位操作引入噪声的问题。设计了带有流水线特性的写通路。通过以上技术的使用不仅实现了两级流水线型SRAM读写功能,又对其功耗可靠性进行了一定优化。本文使用SMIC 14 nm FinFET器件,分别采用传统架构和两级流水线架构设计了两款容量为512words×16bits的高速SRAM。经仿真验证,基于传统架构所设计的高速SRAM的访问时间为271ps,而使用两级流水线架构的SRAM访问速度为203ps。经过数据对比发现本论文中采用传统高速SRAM设计方法所设计的高速SRAM相较于普通高性能SRAM其速度提升了约11.28%。而相同器件但架构不同,使用流水线架构的SRAM速度再次提升了约25.1%。
周雨辰[8]（2020）在《基于超深亚微米级的高性能低功耗SRAM的研究及设计》文中认为伴随着物理、材料学、工程设计技术等方面的高速发展以及相互交融,人们通过跨学科的合作,使得集成电路中的最小尺寸不断打破原有工艺上种种因素造成的限制,让集成电路的规模变的越来越大。特别地,在现代集成电路中,存储器电路所占有的比重相对较大。而在存储器电路中,由于静态随机存储器（SRAM）具有着不需要刷新、速度较快以及使用方便的突出特点,其占据着重要地位。现今,伴随着工艺的进步,SRAM获得了飞速的发展。工艺尺寸的减小虽然对SRAM的使用范围的扩大有着好处,但是也对SRAM性能的要求愈加的严格。这其中,又以SRAM的速度,功耗和稳定性为重中之重。因此,设计人员在设计SRAM时,需要考虑各种因素。为了解决在先进工艺下,设计出能够满足高性能的要求的同时,尽量降低SRAM功耗的问题,基于工程项目需求,本文首先从国内外SRAM的发展背景和研究现状的综述出发,结合了当今SRAM发展趋势的解决方法,设计一款采取了FinFET工艺的具有高性能低功耗的全定制35*2048 SRAM。本文具体工作是完成了以下设计:存储单元阵列布局,灵敏放大器及预充电路设计,地址译码电路设计,ELAT电路设计,读写电路设计,冗余修复电路设计和整体电路及其版图的设计。本文的创新点一是:在电路方面,使用门控时钟和尽量以静态电路为主,并且采用了分级译码降低译码延迟与功耗和ELAT控制信号静态转动态设计减少无效时钟,还对灵敏放大器和SRAM的读写电路进行改进,提高了读取速度。另外添加了冗余修复模块确保芯片良率;创新点二是:在版图方面,优化阵列版图布局,对灵敏放大器的版图结构设计优化,提升抗工艺偏差的能力,鲁棒性。整体设计完成之后,通过DRC和LVS验证,经Hspice和redhawk等仿真测试。因为要体现出此全定制的优越性,所以与工程中大量使用的SRAM IP核MC阵列进行读出速度和功耗的比较,论证设计的正确性和设计方式对高性能低功耗目标的实现。具体而言,在高性能方面,本设计实现了访存频率2.5GHz的设计目标,并且较之于MC阵列读出延迟快20%左右。在低功耗方面,本设计在性能远优于MC的阵列的同时,功耗与MC阵列在同一量级,动态功耗为1.01243*10-W1,达到了低功耗的目的,并且突出了全定制的优越性。本文旨在为以后其他人的设计工作提供一种具有可行性的参考方案。
王勇[9]（2020）在《采用多次复用策略的7T1R非易失性SRAM研究》文中研究表明随着移动芯片以及诸多功耗限制型集成电路应用的快速发展,如何减少芯片的功耗成为超大规模集成电路（Very Large Scale Integration Circuit,VLSI）设计的重要挑战。其中,静态随机存储器（Static Random Access Memory,SRAM）因其运算性能方面的优越性而被广泛应用于各种处理器的缓存和片上系统（System On Chip,SOC）中的嵌入式存储器,因此对于SRAM的低功耗设计成为研究的热点。同时,SRAM作为一种易失性存储器,在掉电情况下存储的数据会丢失。本文设计了一种低功耗和非易失性SRAM（nonvolatile Static Random Access Memory,nvSRAM）电路结构,电路在SRAM处于闲置状态时候通过关断电源可以实现这一阶段零泄漏的静态功耗。本文主要工作如下:在非易失性设计的基础上,结合阻变随机存储器（Resistive Random Access Memory,RRAM）,本文提出了一种采用多次复用策略的7T1R nvSRAM单元。这一复用策略单元中的部分晶体管扮演多重角色,以实现面积上的优化。除此之外,该单元设计方案以较小的面积代价提高了单元读写裕度,并且保障了数据恢复的稳定性。该电路设计的拓扑结构为SRAM提供了两种可选择的工作模式,分别为高速和低功耗模式。基于TSMC-65nm工艺对设计的电路进行仿真,仿真结果表明,设计的7T1R结构在低功耗模式下相较于传统6T SRAM的读静态噪声容限提高了154%,在高速模式下相较于传统6T SRAM的读速度提升了23%。除此之外还进行了面积、功耗和恢复率的仿真对比。设计电路具有以下几点优势:1)通过创新性的单位线写策略提高了单元的写入能力;2)通过读去耦的单元拓扑结构隔离了单元节点和读路径从而提高了存储单元的读稳定性;3)单元写能力的提高得以保证了数据还原阶段的可靠性。4)阵列层面应用的次级字线驱动避免了半选问题;5)多次复用的策略节省了面积损耗,这一策略主要包括a)两个辅助晶体管的按字复用;b)RPT晶体管的功能复用,其不仅用于SRAM读模式下的读传输晶体管还用于备份模式下对RRAM进行控制的控制晶体管;c)读位线的功能复用,其还用于对RRAM的顶层电极控制信号线;d)RRAM器件既用于数据备份又用于模式选择。
禚越[10]（2020）在《环栅场效应管（GAAFET）工艺波动及其对SRAM性能影响研究》文中研究说明半导体产业一直在飞速地发展,电路设计、晶体管和制备工艺等层面都取得了很大进步。当前集成电路产业界广泛应用的核心器件是鱼鳍式场效应晶体管（FinFET）,然而随着工艺节点即将进入5纳米甚至3纳米以下,利用FinFET器件来实现更快的开关速度及更低功耗已经十分困难。环栅场效应晶体管（Gate All Around Field Effect Transistor,GAAFET）由于具有更好的栅极控制特性,能够实现更好的开关特性及更有效的抑制短沟道效应,被认为是替代FinFET的最佳候选者。然而GAAFET沟道制备工艺十分复杂,工艺随机波动在小尺寸下表现十分明显,工艺波动对器件和电路电学性能的影响需要格外重视。针对GAAFET工艺波动及其对SRAM性能影响的问题,本论文的研究内容及成果如下:借助TCAD工具搭建5nm工艺节点GAAFET,对器件的形貌尺寸掺杂等特性进行研究,通过仿真对器件进行直流特性和交流特性的电学参数提取,对GAAFET的电学特性进行分析。基于GAAFET器件结构进行工艺波动性仿真,将随机掺杂波动,界面陷阱波动,金属功函数波动和氧化物厚度变化引入GAAFET进行工艺波动模拟,单次仿真样本量为500,研究不同器件波动的作用表现和相关性,通过结果对比分析不同波动因素对器件电学特性的影响。本文搭建的GAAFET中,氮化钛金属功函数波动引起阈值电压变化最为明显,波动标准差为19.2mV,且陷阱波动和金属功函数波动的影响会相互叠加,需要同时进行考虑。基于GAAFET器件搭建SRAM存储单元并对其进行性能研究。通过6TSRAM存储单元的电学模拟仿真,对其数据的读取、写入和保持状态的性能参数进行提取。结合GAAFET器件波动,提取静态噪声容限在不同器件波动时的变化,对存储单元的抗干扰能力进行深入分析。由于阈值电压的变化会直接静态噪声容限,金属功函数波动对存储单元噪声容限降低影响最为明显,使平均读静态噪声容限降低了11mV,其波动标准差为15mV。在6T-SRAM存储单元的结构中,相比于上拉管和下拉管,传输管阈值电压的波动对存储单元噪声容限的影响更大,传输管电学参数的稳定性十分重要。考虑存储单元的功耗优化,从其读取能力、写入能力、漏电功耗和静态噪声容限的角度对降低存储单元的电源电压的影响进行了全面分析,综合评估来寻找SRAM的抗干扰能力和功耗优化的方案。论文工作对纳米工艺条件下GAAFET器件结构设计优化,器件不同工艺波动的影响,SRAM存储单元的稳定性分析等方面具有很好的指导意义。
二、静态存储单元电路设计工艺的研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、静态存储单元电路设计工艺的研究（论文提纲范文）
（1）应用于图像处理的超低功耗SRAM电路研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本文的创新与主要工作 |
| 1.4 本文安排 |
| 第二章 超低功耗SRAM设计原理及方法 |
| 2.1 SRAM存储单元介绍 |
| 2.1.1 传统6T单元 |
| 2.1.2 经典低压存储单元 |
| 2.2 近似SRAM设计概述 |
| 2.2.1 近似SRAM简介 |
| 2.2.2 近似SRAM单元设计方法 |
| 2.2.3 近似SRAM架构设计方法 |
| 2.3 本章小结 |
| 第三章 近似SRAM电路单元设计 |
| 3.1 高位单元结构设计 |
| 3.2 高位单元操作原理 |
| 3.2.1 保持操作 |
| 3.2.2 读操作 |
| 3.2.3 写操作 |
| 3.3 低位单元结构设计 |
| 3.4 低位单元操作原理 |
| 3.4.1 保持操作 |
| 3.4.2 读操作 |
| 3.4.3 写操作 |
| 3.5 本章小结 |
| 第四章 SRAM整体电路设计 |
| 4.1 阵列架构设计 |
| 4.2 外围电路设计 |
| 4.2.1 地址译码器 |
| 4.2.2 读写驱动电路 |
| 4.2.3 时序控制电路 |
| 4.2.4 灵敏放大器电路 |
| 4.3 整体电路功能仿真 |
| 4.4 本章小结 |
| 第五章 电路性能仿真及功耗分析 |
| 5.1 基于图像处理的性能仿真与分析 |
| 5.1.1 仿真方法介绍 |
| 5.1.2 SRAM单元电路性能仿真 |
| 5.2 阵列功耗的仿真与分析 |
| 5.2.1 阵列动态功耗 |
| 5.2.2 单元静态功耗 |
| 5.3 系统性能与面积功耗的权衡 |
| 5.3.1 性能与面积的权衡 |
| 5.3.2 性能与功耗的权衡 |
| 5.3.3 近似结构评估分析 |
| 5.4 单元读写速度 |
| 5.4.1 读速度 |
| 5.4.2 写速度 |
| 5.5 整体电路性能总结 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（2）基于低电压SRAM的DFT测试技术研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 专用术语注释表 |
| 第一章 绪论 |
| 1.1 课题背景与研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 研究内容与组织结构 |
| 第二章 低电压SRAM测试技术研究 |
| 2.1 低电压SRAM存储单元模型 |
| 2.2 存储器可测性设计(DFT)技术 |
| 2.2.1 浮动位线攻击技术 |
| 2.2.2 读等效应力技术 |
| 2.2.3 字线脉冲技术 |
| 2.3 存储器内建自测试(MBIST)技术 |
| 2.3.1 测试矢量生成 |
| 2.3.2 输出响应处理 |
| 2.3.3 内建自测试控制器 |
| 2.4 本章小结 |
| 第三章 面向稳定性故障的低电压6T SRAM DFT技术研究 |
| 3.1 低电压6T SRAM存储单元研究 |
| 3.1.1 读写操作模拟 |
| 3.1.2 存储节点电压 |
| 3.1.3 单元比的影响 |
| 3.2 低电压6T SRAM存储单元稳定性故障 |
| 3.2.1 稳定性故障与数据保持故障 |
| 3.2.2 静态噪声容限的计算分析 |
| 3.2.3 稳定性故障的参数化模型 |
| 3.3 用于稳定性故障检测的DFT电路设计 |
| 3.3.1 提出的DFT电路设计思路 |
| 3.3.2 提出的DFT电路结构及工作原理 |
| 3.4 本章小结 |
| 第四章 基于一款SoC芯片的存储器测试技术优化与实现 |
| 4.1 面向超低功耗应用的SoC芯片概述 |
| 4.2 面向稳定性故障的DFT测试电路实现与验证 |
| 4.2.1 验证流程与验证方法 |
| 4.2.2 DFT电路实现与面积分析 |
| 4.2.3 故障模拟注入与检测能力 |
| 4.2.4 MBIST配置与电路生成 |
| 4.2.5 DFT有效性验证 |
| 4.3 基于SoC芯片的MBIST电路优化与实现 |
| 4.3.1 MBIST优化分析 |
| 4.3.2 MBIST实施方案 |
| 4.3.3 MBIST工程实现 |
| 4.4 整体测试方案总结分析 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 论文总结 |
| 5.2 工作展望 |
| 参考文献 |
| 附录1 程序清单 |
| 附录2 攻读硕士学位期间撰写的论文 |
| 附录3 攻读硕士学位期间申请的专利 |
| 附录4 攻读硕士学位期间获得的奖项 |
| 附录5 攻读硕士学位期间参加的项目 |
| 致谢 |
（3）MCU中低电压SRAM存储电路研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文主要工作及组织结构 |
| 1.3.1 主要工作及设计指标 |
| 1.3.2 论文组织结构 |
| 第二章 MCU低电压存储技术概述 |
| 2.1 MCU存储电路基本结构 |
| 2.1.1 指令Cache基本结构 |
| 2.1.2 SPM基本电路结构 |
| 2.2 指令缓存的低功耗技术 |
| 2.2.1 基于缓存结构的功耗优化 |
| 2.2.2 基于访问方式的功耗优化 |
| 2.2.3 基于纠错结构的功耗优化 |
| 2.2.4 基于电路共享的功耗优化 |
| 2.3 便签存储器的低功耗技术 |
| 2.3.1 SPM的低动态功耗技术 |
| 2.3.2 SPM的低静态功耗技术 |
| 2.4 本章小结 |
| 第三章 低电压SPM的设计实现与测试 |
| 3.1 低电压SPM设计难点 |
| 3.1.1 SRAM的结构设计 |
| 3.1.2 SRAM的低电压设计难点 |
| 3.1.3 SRAM的低漏电设计难点 |
| 3.2 低电压SPM良率优化 |
| 3.2.1 良率优化方案的原理设计 |
| 3.2.2 良率优化方案的实现 |
| 3.2.3 良率优化的后仿真结果 |
| 3.3 基于DRV压缩的低漏电设计 |
| 3.3.1 激进DRV压缩方案的原理分析 |
| 3.3.2 激进DRV压缩方案的电路实现 |
| 3.3.3 激进DRV压缩方案后仿真结果 |
| 3.4 低电压SPM测试结果 |
| 3.4.1 SRAM测试平台 |
| 3.4.2 SRAM测试结果 |
| 3.4.3 SRAM测试结果对比 |
| 3.5 本章小结 |
| 第四章 低电压缓存电路的设计与实现 |
| 4.1 指令缓存功耗优化方向分析 |
| 4.1.1 指令缓存行为分析 |
| 4.1.2 缓存电路功耗分析 |
| 4.1.3 指令缓存功耗优化方向 |
| 4.2 低电压缓存电路结构设计 |
| 4.2.1 读写检测型零级缓存原理设计 |
| 4.2.2 读写检测型零级缓存时序设计 |
| 4.2.3 低功耗指令缓存电路实现 |
| 4.3 低电压缓存SRAM设计 |
| 4.3.1 SRAM时序模型 |
| 4.3.2 TAG SRAM设计 |
| 4.3.3 SRAM功耗模型 |
| 4.3.4 高位宽型CLD SRAM设计 |
| 4.4 缓存电路功耗分析 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 作者简介 |
（4）低待机功耗MCU自适应电压堆叠电路的研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 低功耗MCU研究背景及设计挑战 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作及组织结构 |
| 1.4 本章小结 |
| 第二章 电压堆叠技术设计综述 |
| 2.1 MCU中的待机功耗 |
| 2.1.1 MCU待机功耗的组成 |
| 2.1.2 待机模式片上电源模块的功耗 |
| 2.2 电压堆叠技术综述 |
| 2.3 本章小结 |
| 第三章 自适应电压堆叠电路的设计 |
| 3.1 自适应电压堆叠方案的总体设计 |
| 3.2 SRAM电压隔离设计 |
| 3.2.1 电压域划分 |
| 3.2.2 电源门控隔离设计 |
| 3.2.3 衬底电压隔离设计 |
| 3.2.4 IO电压隔离设计 |
| 3.3 电平保护电路设计 |
| 3.3.1 逻辑电平保护电路设计 |
| 3.3.2 SRAM保持电压保护电路设计 |
| 3.3.3 电荷共享电平保护电路设计 |
| 3.4 自适应电压堆叠电路和时序设计 |
| 3.4.1 堆叠电源门控的设计 |
| 3.4.2 两相不交叠信号电路设计 |
| 3.4.3 自适应电压堆叠时序设计 |
| 3.5 版图设计 |
| 3.6 仿真结果 |
| 3.7 本章小结 |
| 第四章 低待机功耗MCU的设计 |
| 4.1 电路设计 |
| 4.1.1 电路结构 |
| 4.1.2 时序约束 |
| 4.1.3 多电压域设计 |
| 4.1.4 MCU版图设计 |
| 4.2 仿真结果 |
| 4.2.1 仿真方法 |
| 4.2.2 功能仿真 |
| 4.2.3 性能仿真 |
| 4.3 MCU功耗的对比分析 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 作者简介 |
（5）可编程霍尔传感器的研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 本文所做的工作 |
| 1.4 章节安排 |
| 第二章 可编程霍尔传感器的理论研究 |
| 2.1 霍尔效应 |
| 2.2 霍尔元件 |
| 2.2.1 偏置方式 |
| 2.2.2 制作材料 |
| 2.3 霍尔元件的非理想因素及解决方案 |
| 2.3.1 失调电压 |
| 2.3.2 灵敏度温度特性 |
| 2.4 EEPROM存储单元 |
| 2.4.1 电子隧穿效应 |
| 2.4.2 EEPROM物理结构 |
| 2.4.3 EEPROM工作原理 |
| 2.5 本章小结 |
| 第三章 可编程霍尔传感器的系统级设计 |
| 3.1 功能定义与技术指标 |
| 3.1.1 功能描述 |
| 3.1.2 封装信息及引脚定义 |
| 3.1.3 典型应用示例及特性指标 |
| 3.2 系统级设计 |
| 3.2.1 系统架构 |
| 3.2.2 主要模块 |
| 3.3 模拟信号通路设计 |
| 3.3.1 霍尔元件及调制解调 |
| 3.3.2 增益可编程放大器 |
| 3.3.3 输出级放大器 |
| 3.4 EEPROM单元设计 |
| 3.4.1 存储阵列设计 |
| 3.4.2 功能定义 |
| 3.4.3 串行通信与命令帧格式 |
| 3.4.4 内存分配 |
| 3.5 本章小结 |
| 第四章 可编程霍尔传感器模块级设计与仿真 |
| 4.1 带隙基准模块 |
| 4.1.1 基本工作原理 |
| 4.1.2 电路结构及原理分析 |
| 4.1.3 仿真验证 |
| 4.2 时钟产生模块 |
| 4.2.1 模块框图 |
| 4.2.2 上电复位单元 |
| 4.2.3 振荡器单元 |
| 4.2.4 仿真验证 |
| 4.3 高压产生模块 |
| 4.3.1 模块框图 |
| 4.3.2 电荷泵单元 |
| 4.3.3 高压检测单元 |
| 4.3.4 仿真验证 |
| 4.4 EEPROM模块 |
| 4.4.1 模块框图 |
| 4.4.2 读写逻辑 |
| 4.4.3 灵敏放大器 |
| 4.4.4 仿真验证 |
| 4.5 静态电压基准模块 |
| 4.5.1 模块框图 |
| 4.5.2 静态电压粗调单元 |
| 4.5.3 缓冲单元 |
| 4.5.4 静态电压细调单元 |
| 4.5.5 仿真验证 |
| 4.6 本章小结 |
| 第五章 可编程霍尔传感器的整体仿真及样品测试 |
| 5.1 系统级仿真 |
| 5.1.1 上电复位与欠压锁存 |
| 5.1.2 编程功能 |
| 5.1.3 静态输出电压 |
| 5.1.4 灵敏度 |
| 5.1.5 模拟信号通路 |
| 5.2 版图设计 |
| 5.2.1 版图设计流程 |
| 5.2.2 可编程霍尔传感器版图设计 |
| 5.3 样品测试 |
| 5.3.1 测试准备 |
| 5.3.2 编程测试 |
| 5.3.3 静态输出电压测试 |
| 5.3.4 灵敏度测试 |
| 5.3.5 测试总结与分析 |
| 5.4 本文与同类型文献指标对比 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 研究工作总结 |
| 6.2 下一步工作和展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（6）抗单粒子翻转加固SRAM单元设计及512Mbit存储器实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景及研究目的和意义 |
| 1.1.1 .辐射来源 |
| 1.1.2 .辐射效应 |
| 1.1.3 .抗SEU加固的重要性 |
| 1.2 抗SEU加固SRAM设计方法 |
| 1.3 国内外研究现状 |
| 1.3.1 .高性能SRAM存储单元研究现状 |
| 1.3.2 .SRAM抗辐射加固技术研究现状 |
| 1.4 论文研究内容 |
| 第2章 HP10T单元研究与存储器架构 |
| 2.1 标准6TSRAM存储单元基本理论 |
| 2.1.1 .标准6TSRAM单元工作原理 |
| 2.1.2 .单节点发生SEU时翻转原理 |
| 2.2 HP10T单元的结构与工作原理 |
| 2.2.1 .读、写与保持操作原理 |
| 2.2.2 .抗SEU原理 |
| 2.3 HP10T单元功能仿真验证 |
| 2.3.1 .存储功能验证 |
| 2.3.2 .抗SEU功能验证 |
| 2.4 比较分析验证 |
| 2.5 SRAM架构分析与设计 |
| 2.5.1 .SRAM结构分析 |
| 2.5.2 .结构设计 |
| 2.5.3 .时序设计 |
| 2.6 本章小结 |
| 第3章 SRAM电路设计 |
| 3.1 .SRAM外围电路设计 |
| 3.1.1 .地址译码电路 |
| 3.1.2 .输入输出数据选通电路 |
| 3.1.3 .预充电路 |
| 3.1.4 .灵敏放大器 |
| 3.1.5 .写驱动电路 |
| 3.1.6 .控制电路 |
| 3.1.7 .输入输出合并电路 |
| 3.2 .整体电路整合与仿真验证 |
| 3.2.1 .仿真文件生成 |
| 3.2.2 .仿真结果分析 |
| 3.3 .本章小结 |
| 第4章 SRAM版图设计 |
| 4.1 .用于存储阵列的HP10T单元版图设计 |
| 4.2 .外围电路版图设计 |
| 4.2.1 .译码逻辑电路版图 |
| 4.2.2 .输入输出数据选通电路版图 |
| 4.2.3 .预充电路版图 |
| 4.2.4 .灵敏放大器电路版图 |
| 4.2.5 .写驱动电路版图 |
| 4.2.6 .控制电路版图 |
| 4.2.7 .输入输出合并电路版图 |
| 4.3 .整体版图设计与验证 |
| 4.4 .版图后仿真 |
| 4.5 .本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其它成果 |
| 致谢 |
（7）基于14nm FinFET工艺的高速SRAM存储器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 器件的研究现状 |
| 1.2.2 基于FinFET器件SRAM研究现状 |
| 1.3 本文主要工作及文章安排 |
| 第2章 高速SRAM设计原理 |
| 2.1 存储器简介 |
| 2.2 SRAM工作原理 |
| 2.2.1 存储单元工作原理 |
| 2.2.2 整体存储器 |
| 2.3 SRAM高速设计理论 |
| 2.4 14 nm FinFET工艺下存储单元速度评估 |
| 2.4.1 静态噪声容限 |
| 2.4.2 读电流 |
| 2.5 本章小结 |
| 第3章 基于传统架构SRAM的高速设计 |
| 3.1 整体设计布局 |
| 3.2 译码电路设计 |
| 3.3 自定时时钟电路设计 |
| 3.4 灵敏放大器设计 |
| 3.5 仿真与分析 |
| 3.5.1 SRAM时钟周期分析 |
| 3.5.2 功能验证 |
| 3.6 本章小结 |
| 第4章 Pipelined SRAM电路设计 |
| 4.1 Pipelined SRAM设计思想 |
| 4.2 整体架构设计 |
| 4.3 译码器设计 |
| 4.4 读通路设计 |
| 4.5 写通路设计 |
| 4.6 仿真与分析 |
| 4.7 本章小结 |
| 第5章 总结与展望 |
| 5.1 工作总结 |
| 5.2 展望 |
| 参考文献 |
| 攻读学位期间的研究成果 |
| 缩略对照表 |
| 致谢 |
（8）基于超深亚微米级的高性能低功耗SRAM的研究及设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 存储器的发展趋势 |
| 1.2.1 高性能方向设计 |
| 1.2.2 低功耗方向设计 |
| 1.3 国内外的研究现状 |
| 1.4 本文的主要内容与组织结构 |
| 第二章 SRAM存储器的基本原理 |
| 2.1 SRAM结构 |
| 2.2 SRAM基本工作原理 |
| 2.3 SRAM存储单元 |
| 2.3.1 传统6T存储单元工作原理 |
| 2.3.2 SRAM存储单元静态容限 |
| 2.4 存储阵列 |
| 2.4.1 大容量存储阵列布局 |
| 2.4.2 小容量存储阵列布局 |
| 2.5 灵敏放大器 |
| 2.5.1 差分电流镜型灵敏放大器 |
| 2.5.2 交叉耦合型灵敏放大器 |
| 2.5.3 锁存型灵敏放大器 |
| 2.6 预充电路 |
| 2.7 译码电路 |
| 2.7.1 静态CMOS电路 |
| 2.7.2 动态逻辑电路 |
| 2.8 本章小结 |
| 第三章 高性能低功耗35*2048 SRAM设计 |
| 3.1 存储单元阵列布局 |
| 3.2 外部控制概述 |
| 3.3 灵敏放大器及预充电路设计 |
| 3.4 读写电路 |
| 3.5 地址译码电路设计 |
| 3.6 ELAT电路设计 |
| 3.7 自测试和存储器冗余设计 |
| 3.8 整体版图架构 |
| 3.9 本章小结 |
| 第四章 SRAM仿真验证 |
| 4.1 灵敏放大器时序仿真验证 |
| 4.2 ELAT时序仿真验证 |
| 4.3 整体电路时序仿真验证 |
| 4.4 整体电路功耗仿真 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
（9）采用多次复用策略的7T1R非易失性SRAM研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 本文研究内容 |
| 1.4 本文的章节安排 |
| 第二章 nvSRAM结构框架及原理 |
| 2.1 SRAM基本结构 |
| 2.1.1 存储阵列 |
| 2.1.2 灵敏放大器 |
| 2.1.3 译码电路 |
| 2.2 SRAM单元基本原理 |
| 2.2.1 读操作 |
| 2.2.2 写操作 |
| 2.2.3 数据保持 |
| 2.3 nvSRAM工作原理 |
| 2.3.1 NVM器件介绍 |
| 2.3.2 nvSRAM工作原理与操作流程 |
| 2.3.3 几种典型的nvSRAM设计单元介绍 |
| 2.4 小结 |
| 第三章 采用多次复用策略的新型7T1R nvSRAM |
| 3.1 新型7T1R nvSRAM单元及阵列结构 |
| 3.2 新型7T1R nvSRAM基本原理 |
| 3.2.1 数据保持 |
| 3.2.2 数据读写 |
| 3.2.3 数据备份与还原 |
| 3.3 新型7T1R nvSRAM结构分析 |
| 3.3.1 写辅助 |
| 3.3.2 读影响 |
| 3.3.3 可选择的双模式 |
| 3.3.4 半选问题 |
| 3.3.5 多电源电压讨论 |
| 3.4 本章小结 |
| 第四章 nvSRAM仿真分析 |
| 4.1 单元写裕度 |
| 4.2 单元读裕度和读延迟 |
| 4.3 静态和动态功耗 |
| 4.4 恢复率 |
| 4.5 版图及面积 |
| 4.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间取得的学术成果 |
| 致谢 |
（10）环栅场效应管（GAAFET）工艺波动及其对SRAM性能影响研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 环栅场效应管的发展和研究状况 |
| 1.3 选题意义和研究内容 |
| 1.3.1 论文选题及意义 |
| 1.3.2 主要内容与结构 |
| 第二章 GAAFET器件设计与SRAM存储单元设计的讨论 |
| 2.1 环栅场效应管的工艺介绍 |
| 2.2 TCAD仿真工具Sentaurus的介绍 |
| 2.3 环栅场效应管的器件结构设计及波动因素介绍 |
| 2.3.1 基于TCAD工具的环栅场效应管结构设计 |
| 2.3.2 环栅场效应管的工艺波动来源分析 |
| 2.4 SRAM存储单元读写操作和噪声容限的讨论 |
| 2.4.1 SRAM的常规读写操作 |
| 2.4.2 SRAM的静态噪声容限 |
| 2.5 本章小结 |
| 第三章 GAAFET器件的直流特性及工艺波动性分析 |
| 3.1 GAAFET器件的电学特性仿真分析 |
| 3.2 GAAFET器件不同工艺波动的研究 |
| 3.2.1 随机掺杂波动对器件电学特性波动的影响 |
| 3.2.2 界面陷阱波动对器件电学特性波动的影响 |
| 3.2.3 金属功函数波动对器件电学特性波动的影响 |
| 3.2.4 氧化层厚度波动对器件电学特性波动的影响 |
| 3.3 不同波动因素的对比与相关性分析 |
| 3.3.1 四种波动性的对比分析 |
| 3.3.2 不同波动的相关性分析 |
| 3.4 本章小结 |
| 第四章 基于GAAFET器件的SRAM存储单元研究 |
| 4.1 常规6T-SRAM的设计与仿真分析 |
| 4.1.1 SRAM的 TCAD混合模式仿真方法 |
| 4.1.2 6 T-SRAM的性能仿真结果分析 |
| 4.2 SRAM的稳定性与器件波动的关系 |
| 4.2.1 SNM与 GAAFET器件工艺波动的关系 |
| 4.2.2 SNM与阈值电压波动的关系 |
| 4.3 SRAM存储单元电源电压降低的仿真验证 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 硕士在读期间科研成果 |
| 致谢 |
四、静态存储单元电路设计工艺的研究（论文参考文献）
- [1]应用于图像处理的超低功耗SRAM电路研究与设计[D]. 吕嘉洵. 电子科技大学, 2021(01)
- [2]基于低电压SRAM的DFT测试技术研究与实现[D]. 刘世欢. 南京邮电大学, 2020(03)
- [3]MCU中低电压SRAM存储电路研究与实现[D]. 李晓敏. 东南大学, 2020(01)
- [4]低待机功耗MCU自适应电压堆叠电路的研究与实现[D]. 许逸波. 东南大学, 2020(01)
- [5]可编程霍尔传感器的研究与设计[D]. 陈廷奇. 西安电子科技大学, 2020(05)
- [6]抗单粒子翻转加固SRAM单元设计及512Mbit存储器实现[D]. 郭凯瑞. 哈尔滨工业大学, 2020(01)
- [7]基于14nm FinFET工艺的高速SRAM存储器设计[D]. 陈泽翔. 苏州大学, 2020(02)
- [8]基于超深亚微米级的高性能低功耗SRAM的研究及设计[D]. 周雨辰. 电子科技大学, 2020(07)
- [9]采用多次复用策略的7T1R非易失性SRAM研究[D]. 王勇. 安徽大学, 2020(07)
- [10]环栅场效应管（GAAFET）工艺波动及其对SRAM性能影响研究[D]. 禚越. 华东师范大学, 2020(12)